（1）只要可能，要避免采用最小间距和最小宽度的互连，以使信号互连的腐蚀变形最小，这些变形会增加电阻并使时序退化，而这是通常工具分析不了的。
（2）宽的互连要求更宽的间距，因为宽线侧面更容易塌陷，从而引起短路。同时宽线侧墙斜坡也更大，会导致与邻近互连的短路。
（3）扩散图形光刻后直角弧化会引起宽度较窄的器件的尺寸变化，变化程度与版图设计情况密切相关。如果需要采用较小尺寸晶体管，应该采用不包括“哑铃”形的扩散图形（请参见图11-17）。多边形形状越简单，工艺处理越容易，并且OPC也更简单。
（4）STI应力将引起迁移率退化，SPICE仿真中必须包括这一问题。一个更好的解决方法是在设计时尽可能排除应力。第11章中将讨论使这些效应远离版图的一些策略。
（5）Nwell邻近效应会引起NMOS发生50mV的Vth漂移，对PMOS会引起20mV的Vth漂移（请参见图11-23a）。必须注意匹配晶体管的放置，应该使它们与阱的方向及间距一致。
（6）限制版图设计中的自由度。例如，使所有的晶体管以同样的方式排列可以极大地改善工艺控制和优化。即使逻辑晶体管不能完全采用相同的方向，应该明确，对所有的关键多晶和存储器器件来说，多晶方向对准非常重要。
（7）设计一致性和使用平铺的器件保证器件的一致性，有助于器件匹配。(www.xing528.com)
（8）约束多晶节距并且使用“哑元”器件以保证期望的邻近，将使光刻步骤更容易并且可以获得更好的poly-CD控制。使用SRAF要求多晶节距约束。另一个优点是注入多晶的邻近效应更均匀，这会使波动更小。
（9）关键版图的对称和精度规则的使用将有助于确保端帽有足够的交叠（详细讨论见第11章）。
（10）多接触孔和通孔的使用对成品率有重大的影响。
（11）使用更加结构化的设计方法，禁止使用随机性的版图图形。10.2节已介绍了几个实例，说明随机性版图图形是如何引起严重的成品率问题。
（12）应该尽可能维持整个芯片上多边形密度的均匀性，需要时可以使用工具提供帮助。需要时填充金属和开槽；应该尽量采用互连扩展这一密度归一化技术。分割电容阵列以减小扩散区密度。
（13）对模拟单元应使用精度或模拟设计规则。
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