深入剖析8.3.2RC互联网络

通过互连性能分析得到的模型可能是一个由具有不同RC（或RLC）元件值的分支片段构成的互连树，还有负载电容和相邻的耦合情况，但是没有悬空电容和电阻回路。这种线性系统的一般求解方法源于多种适用于时域或频域的数值技术。例如，有一种技术是将RC（或RLC）矩阵（分别是式（8.2.7）和式（8.2.12））与基尔霍夫电压定律和电流定律（例如式（8.2.10））方程联立，并使用矩阵逼近技术^[27]求解输出电压。另一种方法是利用从输入到输出的传递函数并通过匹配多个矩的方法预测信号时延和输出波形^[27，31]。这些方法不仅可以处理各种版图结构和信号开关样式，而且也能给设计验证提供非常精确的时序和噪声信息。然而，它们的作用在布局布线阶段则非常有限，因为数值技术很难将互连性能与物理版图直接相关联。另外，为了实现高精度，这些数值技术一般都要花费大量的计算时间，这就限制了它们在全芯片分析中的应用。与数值求解方法不同，解析型性能度量具有模型非常简单又可缩放的特点，适合用于设计的优化；但必须在通用性和模型精度之间做出折衷选择。为了透彻理解信号完整性问题并进一步探讨电路和物理设计技术，本节重点讨论解析模型。

在片上互连的局部层和中间层，电阻性和电容性的影响在互连对电压开关的响应中占主导地位，虽然对一些全局互连还必须考虑电感效应。在满足精度要求的前提下，由于短距离的容性耦合特性，人们更愿意采用简单有效的RC分析而非RLC分析。因此，在进行时序和信号完整性分析之前，通常启动一个基于与8.2.1节描述相似的甄别程序，判定是否限用RLC模型。即使工艺尺寸缩小得很快，RC分析仍然具有优势，因此在大多数互连时序和串扰噪声估计中被普遍使用。

RC互连时序分析 人们已经做了大量的努力，试图对RC互连采用解析型时序度量，因为解析型时序度量能方便地建立互连性能和物理版图尺寸（如互连宽度、互连长度、间距）之间的关联。最常用的度量当属描述脉冲响应一阶矩的Elmore时延，它适合于各个级别的RC树分析^[35]。如参考文献[36]中证明的，简单的Elmore时延给出实际斜坡输入时RC树50%V_dd实际时延的上限，因此作为RC时延的估计是比较安全的。为了进一步改善Elmore时延度量的精度，并且进一步扩展到能给出对更多开关特性（例如压摆率）的预测，可以通过渐进匹配传递函数中高阶矩的方法求出单根RC互连的全输出波形的解析解^[37]。这些解析度量的精度与数值分析结果相比，偏差一般在10%之内，这对设计的早期阶段而言已经是足够了。但是，上述度量只能处理单互连情况或互连树情况，而不能考虑邻近互连开关的影响。然而，随着工艺尺寸的不断缩小，邻近线的耦合已经是一个日益重要的问题。

由于存在邻近互连，这些邻近互连的电气行为通过C_c耦合到目标互连上（见图8-10），这就使互连的时序分析变得复杂了。为了简化这种耦合情况，可以首先将目标互连去耦为等效的单个互连，然后采用解析度量（例如Elmore时延）计算时序。在这种方法中，使用开关因子（Switching Factors，SF）的概念将C_c转换为一个有效的互连到地电容，然后与C_g合并以分解一对RC互连，如图8-10所示。开关因子的概念是基于耦合电容C_c上的密勒效应。这种效应可以通过考察下面的场景加以理解。如果邻近互连（即图8-10中的互连B）处于静态，C_c上的电压摆幅是V_dd；然而，当C_c的两个端点上的电压（即V_A和V_B）瞬时开关时，C_c会经历不同的电压摆幅。这种情况下，C_c可以近似为只有一个开关端点的到地电容，有效的C_c可以通过下式计算：

式中，ΔV为电压开关重叠期间内的电压变化量。根据这一公式，如果V_A和V_B都是阶跃输入，当二者同相（即V_A和V_B朝同一个方向开或关）时，SF等于0；当二者反相时，SF等于2。然而，在纳米领域，实际的压摆率不能再被忽略，信号开关不能再建模为阶跃输入。这样，SF的取值区间将与V_A和V_B的压摆率（t_rA和t_rB）之比有关。如果接收器的开关阈值为50%V_dd，SF的取值区间可以大到[-1，3]^[38，39]。当V_A和V_B不同相而且t_rB至少比t_rA小两倍以上时，SF=3而不是SF=2，出现V_A的最差时延情况。这时，总的等效到地电容为C_g+3C_c，大于阶跃输入时给出的C_g+2C_c。随着工艺缩小，C_c通常比C_g大（见图8-2b），因此对SF的这一修正对正确估计时序的上下界非常重要。

图8-10 基于开关因子的RC互连去耦

容性耦合噪声 在基于开关因子的时序分析中，如果互连B上不存在开关动作，SF等于0。只有当非开关互连的耦合噪声可以被忽略，可以将其作为地节点对待，这时上述近似才是可行的。然而，在先进的工艺中，由于C_c/C_g之比和互连电阻都较大，串扰噪声变得很显著，使得这一假设不再成立。图8-11a采用两个耦合RC互连的集总电路模型来评估生成的噪声（互连建模为Π型）。有开关动作并导致噪声产生的互连一般称为攻击线，而受到噪声干扰的互连称为受害线。注意，对容性耦合，仅相邻的互连会影响受害线；次相邻以及更远互连的影响可以忽略。当攻击线出现电压开关动作时，容性噪声只是表现为同一方向。受害线上产生的较大噪声不仅会导致过大的时延不确定性，而且会引入潜在的逻辑误动作。对低噪声容限的设计，例如那些有更高时钟频率、更低供电电压的电路以及采用动态逻辑的电路，逻辑误动作问题显得特别严重。因为高速电路有许多对噪声非常敏感的特性，为了减小昂贵的迭代设计次数并最终确保设计成功，几乎在每个设计阶段都应该考虑串扰噪声的影响。

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图8-11 RC分析中的容性耦合噪声

a）一对耦合RC互连的集总模型 b）主要的噪声表征

如图8-11b所示，用于估计噪声影响的度量主要有两个：噪声峰值V_peak和噪声宽度。V_peak描述了两个网络之间串扰噪声的最大值，其值取决于耦合电容、其他负载电容、寄生电阻、攻击线的开关压摆率、以及受害线驱动器的强度。使用主极点法^[40]，V_peak可以近似为

式中，t_x和t_v分别为攻击线和受害线的趋稳时间，它们的值可以从其他的RC寄生参数求得解析解^[41，42]。类似的解析方案可以参见参考文献[43]和[44]。根据这些理论结果和实际电路的实验结果发现，V_peak对C_c/C_gV之比的敏感程度明显高于对其他参数的敏感度^[42]。实际上，如果受害线是高度电阻性的且攻击线开关非常快，V_peak会逼近电荷分压的上限：

除了C_c/C_gV，受害线驱动器的电阻R_drV也在求解V_peak值中起重要的作用。将这些观察结果并入设计技术中，有助于改善优化效果并抑制不期望的耦合。

噪声振幅峰值V_peak并不是用于表征噪声的唯一度量。即使V_peak超过某一阈值，在某种情况下接收器仍然可能不受噪声影响。例如，当噪声宽度非常窄而接收器电容又比较大（即噪声太快不能触发低带宽的接收器）时的情况就是如此。因此，描述大于给定阈值的噪声值持续时间长度，即噪声宽度，通常用来代表噪声的速度。实际设计中采用这一度量的优点就是它可以获得解析解，并且很适用于布线和筛选算法^[41]。为了更精确地预测噪声对时序的影响，需要对整个噪声波形加以表征。容性串扰噪声，例如图8-11b所示特征描述的容性串扰噪声，可以建模为到达V_peak值之前是线性上升边，在到达峰值后以指数方式衰减^[44]。关于这一模型的进一步讨论详见8.3.4节。