晶体管面积已缩减到纳米时代，导致电路的电源电压也快速减小。显然，更小的晶体管面积使芯片面积也更小，这就节省了硅材料的开销。更低的电源电压使功耗也更小（如果电路规模增大，更低的电源电压也使功耗的增加幅度减小）。在先进的现代CMOS工艺下，芯片设计将快速地转移到采用更低电压的设计，但是一些外围单元或其他IC还工作在较高电压（3.3V或5V）。换句话说，不同电源电压的芯片将并存于一个系统中。因为电源电压的这种混合，大多数微电子系统要求采用不同内部电源电压的半导体芯片或子系统的接口。由于不同电压电源的混合使用，必须正确设计芯片到芯片之间的接口I/O电路，以避免栅氧化层上出现过大的电应力[60]、避免输出器件中的热载流子衰退[61]、和阻止芯片之间出现不希望的泄漏电流[62，63]。例如，采用CMOS工艺实现的内部电源电压为1.0或1.5V的IC，一般要求3.3V的接口。VDD为3.3V的传统CMOS I/O缓冲器如图5-17a所示，其有一个输出级和一个输入级。当一个5V的信号加到I/O压焊点时，输出PMOS和输出PMOS中寄生的漏阱结二极管提供了从I/O压焊点到VDD的泄漏电流通道（如图5-17a中虚线所示）。而且输出NMOS的栅氧化层、输入ESD保护的GGNMOS和输入反相级要经受5V输入信号的过应力作用。为了在不使用附加厚栅氧工艺（某些CMOS工艺中称为双栅氧工艺）的情况下解决栅氧可靠性问题，在混合电压I/O缓冲器中[66-72]，甚至在电源轨ESD钳位电路中[73]广泛使用层叠MOS配置。典型3V/5V容限混合电压I/O电路的基本电路如图5-17b所示[67]。当5V输入信号进入I/O压焊点后，连接I/O压焊点和VDD电源线的上拉PMOS的自偏置电路可以跟踪栅和n阱电压。实现栅跟踪功能和n阱自偏置电路模块的详细电路可参见参考文献[72]。(www.xing528.com)
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