提升产品质量：ESD鲁棒性的优化

实际情况下，小电容ESD保护电路已经作为运算放大器的输入电路在0.35μm金属硅化物工艺中获得了运用。在测试芯片中，同相和反相输入引脚都采用了前面介绍的模拟电路ESD保护电路保护。在器件Mn1，Mp1和Mn3中采用了金属硅化物阻挡掩膜以改善它们的ESD鲁棒性，但是没有使用额外的ESD注入工艺调整。

对获得的模拟电路ESD保护电路，采用ESD模拟器产生的HBM（人体模型）和MM（机器模型）ESD应力进行放电。表5-1中列出了最大ESD电压测试结果，包括模拟信号引脚对引脚ESD应力。失效标准定义为ESD放电后，在5V偏置电压下压焊点泄漏电流超过1μA。如表5-1所示，低电容ESD保护电路能成功的给模拟信号引脚提供高于6000V（400V）的HBM（MM）ESD保护而无须在压焊点与内部电路之间增加任何的串联电阻。

表5-1 低电容ESD保护电路在HBM与MMESD测试条件下的ESD级别

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为了进行比较，在同一测试芯片中也设计了如图5-7a所示采用W/L=480/0.5（μm/μm）GGNMOS的传统ESD保护电路，用于模拟信号输入脚。图5-7a中设计的HBM PS模式的ESD级别约为3kV，但是它的模拟信号引脚对引脚HBM ESD级别低于500V。引脚对引脚ESD损伤位置在运算放大器电路的第一输入级的多晶栅上。所以常规ESD保护设计在引脚对引脚ESD应力期间不能保护深亚微米CMOS技术中差分输入级较薄的栅氧化层。

虽然仅采用0.35μm工艺中制造了这个测试结构，但是它仍然适用于更先进的工艺。主要的差异是必须调整物理器件尺寸使得NMOS和PMOS器件的扩散电容相匹配。