计算输入电容的方法、步骤与技巧

用于高速I/O或模拟信号引脚的这种小电容ESD保护电路的输入电容可以由下式得出：

式中，C_pad是键合区的寄生电容；C_p（C_n）是Mp1（Mn1）的漏结电容和漏栅重叠电容。单个NMOS或PMOS的漏结电容与偏置有很强的依赖关系。当输入信号的电平不同时，采用图5-7a所示的单NMOS管的上述ESD保护设计的输入电容的变化范围将会很大。但是即使输入信号摆幅从0到Vdd（3V）时，采用互补NMOS和PMOS的小电容ESD保护电路（图5-8a）的输入电容也几乎保持为常数。器件面积不同的小电容ESD保护电路的总输入结电容可以通过SRAR-HSPICE CAD工具的频域函数pin-capacitance-measurement仿真^[56]精确计算。

仿真结果如图5-11所示，其输入压焊点电压不同，Mn1和Mp1的沟道长度为固定值0.5μm，而沟道宽度从50～400μm变化。Mn1与Mp1的漏接触孔到多晶硅栅的间距都为3.4μm，而源极接触孔到多晶硅栅的间距为1.55μm。对于Mn1和Mp1的器件面积都为50/0.5（μm/μm）的情况，输入电压从0V摆幅到3V时，小电容ESD保护电路的输入电容仅从0.37pF变化到0.4pF。但是采用图5-7a所示W/L=400/0.5（μm/μm）的GGNMOS的传统ESD保护电路，在输入电压从0V摆幅到3V时，其输入电容从1.83pF变为1.12pF。

对0.35μm CMOS工艺的互连键合，金属压焊点的版图尺寸为（96×96）μm²，相应的寄生电容值为0.67pF。因此，即使输入信号有从0V到3V的电压摆幅，包括压焊点寄生电容在内的低电容ESD保护电路的总输入电容为1.04pF到1.0pF。由于输入电容小并且几乎是常数，因此小电容ESD保护电路特别适合于模拟和数字信号引脚的高精度和高速I/O应用。为了进一步减小压焊点产生的寄生电容，已经开发出了小电容压焊点结构^[57]。在ESD器件（Mn1和Mp1）与输入压焊点之间增加二极管可以使电容进一步减小。采用0.25_μm CMOS工艺开发的层叠结构多晶硅二极管可以保护工作在2.4GHz的RF低噪声放大器（LNA）的RF输入脚^[58]。(www.xing528.com)

输入电容中的主要非线性源是图5-5所示的小电容ESD保护电路中的Mn1和Mp1漏区结电容，它们随偏置大小变化非常明显。当输入端口的输入信号电压增加时，Mn1的漏结电容减小而Mp1的漏结电容增加。相反，当输入端口的输入信号电压减小时，Mn1的漏结电容增加而Mp1的漏结电容减小。如果合理设计器件Mn1和Mp1的版图面积和间距，这种互补型低电容ESD保护电路的输入电容就可以几乎保持为常数。一个用于优化ESD钳位器件版图面积和间距的设计模型已经开发出来，可以保持低电容ESD保护电路的输入电容几乎为常数^[70]。低电容ESD保护电路总输入电容的变化可以低于1%。这个绝对误差考虑了NMOS和PMOS器件掺杂浓度的差异。杂质浓度的设定值和实际值之间的差异将导致非线性电容的增加。

图5-11 压焊点输入电平变化时，采用不同尺寸的Mn1和Mp1的低电容ESD保护电路的输入结电容