挑战在于CMOS缩小

在过去的30年，传统的体硅MOSFET结构得到了成功的缩小。然而，在纳米时代，持续的缩小面临着基本的物理阻碍和经济性制约。下面简要分析影响MOSFET缩小的主要问题和因素。

短沟道效应 在理想的MOSFET中，栅压对沟道导通状态有着完全的控制。然而，当栅长变得更小时，漏区将对沟道电势影响更大。栅长非常短的器件，阈值电压V_th将明显减小，导致关态泄漏激增，在漂移区，阈值电压的变化将变得非常大。为了抑制短沟道效应，必须减小漏与沟道之间的耦合，而增加栅与沟道之间的耦合。漏与沟道之间耦合的减小要求沟道和漏区有较小的耗尽区宽度，这可以由衬底的掺杂分布工程来完成。沟道逆掺杂分布（即掺杂浓度在表面最低，向衬底内部不断增加）和halo掺杂分布是减小耗尽区宽度的有效方法。源和漏结也要求相应减小。由于halo掺杂有着很高的掺杂浓度，将在漏-衬结附近产生高场，导致能带间的隧穿引起较高的结泄漏。为了增加沟道到栅的耦合，必须采用较薄的栅氧电学厚度。

等效栅氧厚度缩小 较薄的栅氧，或者较大的单位面积栅电容，是改善关态和开态器件特性所必需的。现有最新技术使用了具有更好抗杂质穿通作用的氮化工艺，栅氧厚度已经减小到了20Å以下。对于这样薄的SiO₂，即使电源电压随之减小，直接栅隧穿泄漏还是不能忽略。这引起了很严重的关态功耗问题。为了达到指定的等效氧化层厚度（EOT），如果采用高k介质，可以使用比SiO₂更厚的物理厚度，这是解决这个问题的潜在方案。当前，高k介质的一些问题依然在研究，例如迁移率衰退和平带电压漂移。了解了这些工艺技术的挑战后，必须开发出一些电路和系统级的技术以克服栅泄漏电流问题。具体分析不同应用类型的差异（即确定高性能、低工作功耗和低待机功耗应用），也有助于工艺技术与设计需求之间实现更好的相互匹配。

与栅介质EOT缩小相关的是多晶硅栅耗尽效应。当器件处于开态时，对典型的多晶硅掺杂浓度，在多晶硅中会存在一个薄耗尽层（约1nm）。这个耗尽层削弱了栅到沟道的容性耦合，或者说减小了栅的过驱动电压。当栅介质的EOT接近1nm时，栅耗尽层的附加影响就变得很重要了。虽然增加栅的有效掺杂浓度很有帮助，完全解决这个问题的一种方式是使用金属栅电极。

沟道中的量子力学效应也给栅氧化层电容引入了一个附加的串联电容。当垂直电场足够高时，在当前和未来CMOS器件中就会出现下述情况，即沟道中载流子的垂直运动（与衬底表面垂直）将被限定在一个势阱中。与这个运动相关的能态将从经典情况下的连续态变为离散态，由此造成的一个影响是载流子分布的峰值位于离开衬底氧化层界面很小距离（约1nm）的地方，这意味着给栅介质EOT又额外增加了几Å的厚度。与多晶硅栅耗尽效应一样，这也似乎是一个无关要紧的问题，直到sub-100nm技术节点，这个效应才需要给以关注。量子效应与几个因素有关，如垂直场、衬底掺杂和在超薄体MOSFET中硅体的厚度。这是一个基本的物理限制，不能简单地通过工艺改进解决。(www.xing528.com)

沟道载流子迁移率 沟道载流子迁移率直接影响着电路和器件的性能。随着器件的缩小，有几个因素对迁移率产生不良影响。为了控制短沟道效应，通常采用的高沟道掺杂浓度，将导致更多的杂质散射，使迁移率降低。由于有些因素不可缩放，如热电压和硅的禁带宽度（禁带宽度影响阈值电压的设定，但是并没有被认为是影响缩放的基本障碍），电源电压的缩小比例跟不上器件尺寸的缩放比例。因此，沟道中载流子所处的平均垂直电场逐渐增加。根据迁移率模型，较高的垂直电场使迁移率衰退。由于STI工艺在沟道中产生了不希望的应力，因此也引起n-MOSFET迁移率的衰退。另外，大多数待选的正在评价中的高k介质的界面都比热SiO₂栅介质的界面更差。较差的界面也使沟道载流子迁移率衰退并对使用高k介质的MOSFET器件的性能退化有直接的影响。

改善载流子迁移率有几个可能的方案。如前面所介绍的，ITRS预测了沟道应变工程技术的引入。在一些新颖的器件结构中，如绝缘衬底上的超薄体硅（即SOI）或者FinFET，沟道掺杂极轻，这也有助于改善载流子迁移率。

工艺波动 工艺波动对设计而言是一个需要考虑的非常重要的问题。随着器件的缩小，关键器件参数如阈值电压V_th的波动将增加。引起波动的原因很多，主要来源包括掺杂源的波动、氧化层厚度的起伏、特征尺寸（CD）的起伏和线条边缘的不平直。对较小的器件尺寸，沟道中掺杂总量降低，因此统计波动上升了1/N^1/2，这里N是杂质总量。虽然最终的V_th变化依赖于杂质分布，但是从阈值电压的角度而言，将影响器件的进一步缩小。一些要求沟道掺杂浓度非常低的新颖的器件结构，如双栅MOSFET，可以用来解决这个问题。但是这些器件可能对其他的波动源很敏感（如硅体厚度）。随着器件尺寸减小，CD和薄膜厚度变化的容差也随之变小。除了工艺改进以实现更好的成品率和性能之外，需要采用更多的鲁棒性设计方法。

新颖的器件结构 虽然体硅MOSFET的栅长被证实可以降到15nm^[64]，但是CMOS的最终缩小将可能需要采用新颖的器件结构。最近几年，FinFET及其几种多栅结构在业界和科研中已被证实可以成功地实现尺寸缩小。超薄体SOI MOSFET也是极有前途的选项。缩小器件尺寸的实用解决方法必须是能以性能改进或者减小每项功能开销的形式提供较好的收益。这将要求以一种经济的方式整合各种新颖的工艺和器件革新。