在过去的40年，以快速步伐不断前进的半导体工业提供了速度更高、功能更强大、更小型化、价格更低的电子产品。由于MOSFET（金属氧化物半导体场效应晶体管）是集成电路中使用最普遍的单元，因此半导体工业生产中缩小MOSFET尺寸的能力更是极大地推动了电子产品市场的快速发展。尽管存在很多挑战，但是摩尔定律依然在IC的晶体管尺寸缩小方面起着指导性作用。长期以来，栅长和栅氧厚度的缩小一直是影响晶体管尺寸缩小的两个关键因素。栅长小于130nm的生产技术以及栅长小于30nm的技术研究都分别取得了很大的进展。然而，超薄栅氧中基本量子力学的隧穿效应以及对短沟道效应和关态电流的控制程度，限制了由尺寸缩小带来的预期性能改善。因此，在传统的MOS架构中采用了新的维数。例如通过多种技术（如采用SiGe）提高沟道迁移率的应变工程。另外一种方式就是摒弃体平面晶体管结构，采用绝缘上硅（SOI）和三维finFET（鳍形栅FET）器件。
基于硅的集成电路典型工序首先是生成隔离结构。易失性（如SRAM）和非易失性[如flash，见图2-1a]器件工艺中采用浅槽和深槽。槽的刻蚀是一个很大的挑战（例如如何保证获得正确的侧墙剖面）。槽的填充也极其关键。介质材料的合理选择是减少硅器件沟道中空洞、寄生结和不希望产生的应力的关键。槽填充后，一般用电机械抛光的方法去除多余的介质材料。然后经过各种湿法及干法清洗工序清洗硅表面，为后面的离子注入及栅介质淀积做准备。在多晶硅刻蚀后，变化的低能量倾斜角度的离子注入、侧墙偏移和短时快速退火等工序生成超浅结。然后形成低热消耗隔离层以及随之的源漏注入和激活，再接着是形成低热消耗的金属硅化物。采用氮化层作接触孔刻蚀阻挡，允许位于槽氧化层上的接触与源漏接触有一定量的偏移。最后，一层淀积薄膜如硼磷硅玻璃（BPSG）或高密度等离子（HDP）薄膜形成第一层层间介质层，到此完成了生产的前道工序。闪存生产过程的工序与此相似。采用约10nm的隧道氧化层，使得沟道热电子注入到多晶硅Ⅰ，即浮栅中，随后利用Fowler-Nordheim隧穿效应擦除单元。闪存单元中有时使用不对称源漏结构，还采用氧化层-氮化物-氧化层的层叠结构形成浮栅多晶硅Ⅰ和控制栅多晶硅Ⅱ之间的第二层栅介质[2，3]。本章将回顾前道工序和在sub-130nm工艺中可使用的关键设备，重点是栅层叠结构、应变工程和快速热处理工艺。
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图2-1 a）典型的NMOS闪存单元和 b）典型的MOSFET单元
[虽然这两种单元间大多数的工艺步骤都是相同的，但是每种单元的设计和工艺还是要面对一些独特的挑战。例如，MOSFET的栅缩小到了sub-2nm，而闪存单元的栅（由于其对栅泄漏电流的要求）却在sub-10nm范围]
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