变革设计方法的必要性

过去，进行容性噪声分析就足够了，但是现今，信号完整性已经扩展到了感性噪声。时序通常是过去主要关心的问题，现在也要考虑功能问题了。为此就需要开发抗噪声电路以减小长时分析以及对片上和片外信号完整性的建模。同时还需要开发通过构建进行校正的技术以保证信号完整性的信号传输方法。这可能会是采取放置中继放大器的方式，在间距允许的地方展开互连。在某些地方，可能需要屏蔽。对感性屏蔽，鲁棒的功率分配系统将翻倍，还要求采用宽大总线返回路径。

最近，伴随着外加电压缩小、器件尺寸缩小以及更高的时钟频率，也需要考虑功率完整性问题。尽管器件尺寸不断缩小，但是为了满足不断增加的芯片性能的需求而使功能不断增加，导致功率耗散始终保持向上增加的趋势。当电源电压下降时，功耗却在增加，因此电源电流不断增加并且因此di/dt和阻性压降也不断增加，使得L（di/dt）正逐渐成为主要的性能制约因素。为了应对这个问题，现在设计方法必须能够将芯片的功率分配设计扩展到封装和系统板以实现整个系统的解决方案。否则，将不可能实现期望的电源阻抗，从而缓解较高的阻性和L（di/dt）压降。

工艺的波动，不管是器件还是互连的波动都将是纳米CMOS设计的主要问题。对于能适应较大波动的设计，设计方法必须具有应对波动的能力。传统的五点工艺角方法正变得越来越没有意义。在某些情况下会以芯片面积和功耗为代价导致一个开销巨大的过于保守的设计，而在其他情况下又可能完全错失了重要的最坏情况条件。

设计方法的自由度正在减小。未来的设计将会提出对准关键多晶的要求。这也要求在位单元设计中进行变革。现有的设计中传输晶体管的多晶与下拉和上拉晶体管直交。新的位单元设计需要考虑这个问题，并且使所有的多晶互连对齐。使所有的多晶互连以同一方向排列的原因是由于采用了有一定注入角度的halo注入。如果将栅布置成彼此之间直交，会导致掺杂的变化，这是由于每个多晶栅边缘接受halo注入的时间不同而引起的。例如，水平方向栅在不同时间只接受到一半的注入剂量，因此引起V_th的波动。由于光刻效应和掩膜版的影响，彼此直交的多晶互连的CD变化也更高，详细情况在第11章介绍。

泄漏（亚阈区、GIDL和栅）是我们在新的设计方法中必须面对的下一个难题。存储器必须设计成比以前能容忍更大的泄漏，但是又不能明显降低阵列的效率。在像L2和L3缓存那样巨大的阵列中，较大的泄漏不仅是性能和功能问题，也是面积和功耗问题。将L2和L3缓存设计成采用多个周期中存取可能是必需的，因为它们可以容忍更长的等待时间。这是弥补更慢的存取时间所必须的，因为采用更长的沟道长度和更高的V_th注入来减小泄漏功耗是以增加存取时间为代价的。由于较长的沟长可以使位单元晶体管实现更好的匹配，并且允许采用更富挑战的下拉/传输晶体管，这也可使速度得到一定的恢复。(www.xing528.com)

宽的多米诺门不再是纳米CMOS时代切实可行的设计类型，这是由于在功能、噪声容限和速度之间进行折衷的难度更大了。具有功能的宽多米诺电路将不再比一个采用两级电路的单元快了。比例逻辑也将被摒弃。器件和泄漏波动将导致设计良好的比例逻辑偏离其最佳工作点，某些情况下甚至会完全失去功能。

功率耗散、性能和工艺复杂度之间协调变得更加困难，为此要求设计者更加慎重地确定对不同晶体管可以采用的阈值电压注入的最佳次数，并且与费用之间进行权衡。如果设计中能够采用较低V_th的晶体管，设计人员就可以在改善芯片性能的同时不会大幅增加待机功耗。

在130nm工艺中，互连线转换到采用铜互连已经表明能显著提升抗电迁移（EM）能力和互连性能。然而，当芯片面积增大时，设计者要求更高的互连性能。而在130nm后的各代工艺中还没有出现互连线的进一步更新。随着工艺尺寸的缩小，工艺工程师正试着采用低k介质提升互连性能。因为低k介质的热传导性更差，在纳米CMOS工艺中，EM问题已经重新成为一个问题。加之更高信号速度导致流过互连的电流脉冲更高，进一步恶化了EM问题。