探讨1.6版本下的电路和物理设计工程师

目前CMOS工艺的缩小已到达这样一个阶段，即从工艺开发的角度考虑，认为电路和物理设计之间相互没有关联的这种传统假设已不再成立。因此，这要求以我们在电路的实现方式方面发生模式的转换^[20]。即使是可以保证性能的专用集成电路（Application-Specific Intergrated Circuit，ASIC）设计，如果要求能实现功能并且可以缩小到图形特征尺寸在100nm以下，设计方法也必须采用这种转换。

特别是高性能设计会要求完全不同的方法。这就要求新型的电路和物理设计工程师。他们清楚这些困难，通过建立与光刻技术相适应的物理设计，从而获得一个鲁棒的、可缩小的并且是高成品率的设计，使其成为解决方案的一部分。这种设计在未来的工艺节点中必须可以容忍较大的泄漏，包括亚阈区泄漏（包括GIDL）和栅泄漏。波动容限是未来工艺节点中的另一个设计要求。

许多工艺步骤受版图设计风格的影响。最显著的是，多边形图形密度对层间介质层厚度有重要的影响。扩散层图形密度对最终产品制造成品率的影响很大。在器件匹配性对电路性能非常重要的电路中，其他版图类型可以缓解掺杂波动和多晶CD的变化。(www.xing528.com)

新型的电路和物理设计工程师必须清楚邻近效应对电路以及随之对电路设计的相应影响，从而使硅集成电路能够如仿真时预测的一样。如果将一个晶体管紧靠着阱或位于多晶密集或稀疏的区域时，都会产生邻近效应。如果将晶体管紧靠另一种结构，注入时将使注入的杂质偏转到紧靠光刻胶掩膜的晶体管上，引起掺杂波动。只要每个晶体管的相邻环境都相似，邻近效应就是一致的。否则邻近效应会引起器件V_th的变化。其他的邻近效应包括光刻引起的多晶CD变化、刻蚀微负载导致的欠优化版图风格引起的刻蚀邻近效应，以及光学邻近效应。许多系统的邻近效应可以通过采用好的版图风格和依靠光刻技术以及偏置加以避免。但是设计者必须理解邻近效应带来的制约因素，并且能够采用设计技术来减轻这些效应的影响。本书将在后面章节中详细地讨论这些技术，以便给电路和物理设计工程师提供一个知识背景，使他们可以通过物理设计更好地应对这些效应的影响。