延续性能改善所需的创新措施

晶体管的品质因数现在已经偏离了与栅长倒数之间的关系。如图1-3所示，4扇出延迟随着现代工艺技术进步而变小的趋势在减小。另外，芯片总体互连线并不能缩短，而0.1μm以下的互连线电阻正在以指数关系增长。这主要是由于表面散射和窄槽中晶粒尺寸的限制，导致载流子散射和迁移率退化^[2]。目前栅介质的厚度已经接近原子尺寸，在90nm节点中栅氧化层约为1.2nm，为五层原子^[22]。如图1-1所示，栅氧在趋于其一层原子厚度的极限过程中，减薄的趋势正在减缓^[26]。源漏扩展电阻（RSD）在晶体管“导通”电阻中占据的比例正不断增大。在130nm节点中，源漏扩展掺杂已经增加得非常显著，减小扩展电阻的能力必须与其他短沟效应，如热载流子注入（Hot-Carrier Injection，HCI）以及由能带到能带隧穿引起的泄漏电流，进行折衷。源漏扩散层已变得很薄以致于注入处于饱和水平，电阻不再能减小，除非改用其他掺杂剂^[21]。

图1-3 栅延迟与工艺节点的关系

现在的多晶硅连线变得相当窄，130nm工艺约为70～90nm，而90nm工艺为50nm（见图1-4）。这要求在多晶硅方阻与源漏泄漏之间进行折衷。为了降低较窄多晶硅连线的电阻，要求多晶硅形成更多的硅化物。因为多晶和源漏扩散都会发生硅化过程，增加多晶硅的硅化物会导致源漏扩散发生更多的硅化消耗。由于源漏采用超浅结，源漏扩散硅化消耗会导致穿通。在65nm工艺中，正在研究在生产过程中采用抬高的源漏技术以缓解这种效应，并且可能用于90nm工艺。一些厂商可能将这种在线技术应用到目前建立的90nm工艺过程中。

图1-4 晶体管TEM[a）、b）、d）源于NEC和Trecenti/Hitachi；c）源于Advanced Micro Devices，Inc.，引用已得到许可]

a）250nm b）130nm c）90nm d）65nm

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图1-5 各代工艺节点中的多晶CD与光刻UV波长

从180nm工艺开始，特征尺寸（多晶）已经达到亚波长阶段，即特征尺寸小于光刻中使用的紫外线波长（UV）。随着下一代工艺的发展，这种差距正在扩大（见图1-5）。在65nm，即使有先进的RET，193nm光刻也已经走到了尽头。为了增加193nm扫描器的分辨率。正通过研究增加了光刻系统的数值孔径（Numerical Aperture，NA），包括采用浸入式光刻。关于光刻方面所面临的挑战将在第3章详细描述。157nm的挑战和远紫外线（EUV）光刻是新的里程碑，并且会增加设备和掩膜费用以及生产周期。如果157nm光刻不能用于65nm，亚波长差距将进一步扩大。电路和物理设计者将不可能再简单地采用工艺设计规则进行设计，也不可能指望生成一种可缩放的功能设计，只采用一组掩膜版就能满足设计目标可变的要求，例如高性能和低功耗的移动应用。设计者必须明白什么时候采用宽松的规则，而不是简单地对整个设计放宽规则，否则会给物理缩小带来负面结果。

用来制造新结构的材料和工艺的组合所产生的集成复杂度需要同时从设计和版图多方面考虑解决方案^[20]。工艺工程师和技术开发人员不能解决所有这些在sub-100nm缩小中出现的问题，这些问题包括集成的复杂度以及制造和工艺控制方面的困难。我们将给电路和物理设计者在应对sub-100nm工艺中遇到的困难方面提出可以采用的技术建议，并且帮助他们加深对设计中采用的工艺技术的理解。同样，对工艺工程师来说，理解物理设计基础也非常重要，从而可以改进技术，满足一个可以持续实现物理和性能缩小，并且可缩放的鲁棒设计的需要。

技术设计者需要进行一些革新，在工艺线上采用一些新工艺。开发新材料也是必需的。一个无可争议的事实是，仅由物理缩小获得性能提升的方法已经到达了一个拐点，并且即便可能的话，也不能提供更多的改进。为了继续进行性能提升，在研究工作中已经有一些创新的改进，但更多的是处于开发中。绝缘层上硅（SOI）技术已经证明可以将晶体管的性能提高约20%～30%，数值的差别在于数据来源不同。作为技术选择，一些微处理器已经采用SOI。实验证明，采用宽松的锗化硅衬底的应变硅可以将载流子迁移率提高达30%。然而，这些衬底材料成本高，并且易于产生位错缺陷，因此还没有被广泛应用。

在载流子迁移率提高方面，还有一种已经证实可以采用的硅上应变方式的革新是使用氮化硅“帽”层。漏源扩散上的压应力在这一层产生应变，由于漏源扩散相互隔开，就在晶体管的沟道中产生应变。但是，它仅适用于90nm及其以下工艺，因为沟道必须非常接近漏源应力。长沟器件几乎不会获得好处。即使在90nm工艺的晶体管中，如果版图上沟道长度大于最小值，也会使这种获益减小。不幸的是，在130nm，这种能提高性能的选项受到了限制。这个技术将会是产生应变的首选方式。因为它不要求特殊的衬底，并且迄今为止也未发现有层错。其最大的优点是，不需要增加工艺步骤，只需要调整工艺顺序。

采用铜互连替代铝互连使得因尺寸缩小带来的性能提升不断接近极限所承受的压力获得了短暂的缓解。这是一个革新需要引入新材料的实例。许多其他得到普遍认可的新技术尚处于从研究到试用阶段，包括提高源漏（SD）扩散、双栅FET、FinFET、高k栅介质和金属栅^[4]。它们能否最终得到成功应用取决于风险收益比，以及成本、集成与制造复杂度和制造周期。