原理图绘制好之后，接下来就是对电路图进行DRC检查，生成网表及元件清单。以便于制作电路板。在进行后续处理之前，Allegro Design Entry CIS必须切换到项目管理器窗口下，选中*.DSN文件，执行菜单命令“Tools”→“Design Rules Check…”，进入规则检查，如图6.4-1所示，其中包括“Design Rules Check”页和“ERC Matrix”页。
图6.4-1 DRC对话框
在规则检查时，可以选择所需的检查规则。
（1）“Scope”栏。
1）Check entire design：完整的电路图系。
2）Check selection：取电路图系中的电路图。
（2）“Mode”栏。
1）Use occurrences（Preferred）：推荐，选择所有事件（指的是在绘图页内同一实体出现多次的实体电路）。
2）Use instances：选择所有实体（指的是放在绘图页内的元件符号）。
（3）“Report”栏。(www.xing528.com)
1）Check DRC makers for warn：设置DRC检查时，若发现错误，则在错误之处放置警告标志。
2）Check hierarchical port connection：检查层次式电路图端口连接时，电路方块图I/O端口与其内层电路的电路图I/O端口是否相符。
3）Check off-page connector connection：检查平坦式电路图各电路图间的电路端口连接器是否相符，在平坦式设计电路检查时必须选择该项。
4）Report identical part references：检查是否有重复的元件序号。
5）Report invalid packaging：检查无效的封装。
6）Report hierarchical ports and off-page connectors：要求程序列出所有的电路端口连接器及电路图I/O端口。
7）Check unconnected net：检查未连接的网络。
8）Check SDT compatibility：检查与SDT电路图的兼容性。
9）Report off-grid objects：列出未放置在格点上的图件。
10）Report all net names：列出所有网络的名称。
11）View Output：输出检查结果。
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