在设计高性能微处理器和计算机的过程中，功率和等待时间很快就会成为主要的发展瓶颈。功率涉及功耗和散热这两个问题，因此有效的配电网络设计与热管理方法就显得十分必要。等待时间是由集成电路（IC）的整体互连结构引起的。该集成电路由于具有电阻电容（RC）和传输线延迟等问题而至少有半个芯片边缘的跨度[1]。芯片功率损耗和功率密度的限制，以及在微处理器中对于超流水线的限制，阻碍了微处理器以更快的速度发展。与此相反，多核处理器在保证核的功效时在能保持合理的功率预算的基础上，能适用于大多数消费和商业应用，并且保持持续高速的增长。为了保持这种高速的性能增长，芯片上核数量的增加和与此相应的芯片外频宽的快速增长都是必需的[2]。因此，半导体工业协会在国际半导体技术规划（International Technology Roadmap for Semiconductors，ITRS）（见表21.1）中提出，随着集成电路的节点尺寸在2016年减小至22nm，并在2020年减小至14nm，到2018年芯片到基板的面阵列输入输出互连的将只需要70μm的间距[3]。而且，为了减小电阻电容和传输线延迟问题，低k值介质/Cu和超低k值介质/Cu在硅上的互连会变得更为普遍。在这些集成电路中，由芯片到基板的互连引起的热机械压力能损坏绝缘介质或者使绝缘介质分层，从而引起可靠性问题。
由于带有焊点的倒装芯片有许多优点，如高输入/输出密度、更短的引线、更低的感应系数、更高的频率、更好的噪声控制、更小的设计痕迹和更低的型面[4]，因应用越来越广泛。板上倒装芯片（FCOB）在价格和高性能方面都得到了更广泛的认可。
基于环氧树脂的底胶经常用于这类FCOB装配体中。这种底胶被用来调节不同材料（如有机基板及其上的硅制集成电路）热膨胀系数（CTE）的不匹配，同时提高焊点的可靠性，以防止热机械的疲劳损坏[5，6]。然而，使用底胶时，需要考虑的事项很多，如额外的底胶工艺步骤、底胶的材料和工艺成本、再加工性、分层和裂纹等。而且，随着间距尺寸的减小，底胶分散的成本和难度都会急剧增加[7，8]。随着电子行业内无铅焊料的推广应用，导电胶成为基于环氧树脂底胶的一种替代选择，但是由于工艺难度的限制，目前它只能用于低输入/输出密度的器件。
表21.1 2005年确定的组装和封装国际半导体技术路线图
更进一步，当低k值介质（将来的超低k值介质）应用在集成电路中，且这类集成电路装配在有机基板上时，只要其温度发生变化，芯片和基板会发生热膨胀。并且，由于两者的热膨胀系数不同，其热膨胀量明显不同，因此芯片至基板间的互连（如焊点及其周围填充的底胶等）会受不同位移载荷的作用。这种情况下：一方面，这些互连，特别是直焊凸点，能使芯片中的低k值介电材料发生裂纹或分层；另一方面，如果不采用底胶填充这些焊点的周围区域，其内部就会生成疲劳裂纹，从而导致焊点的提前失效。因此，非常有必要研究替代的互连。这些替代互连应满足如下条件：
1）应该具有柔性，这能保证它们不会使低k值介电材料产生裂纹或者分层。(www.xing528.com)
2）在无填充底胶的情况下，不会过早地疲劳失效。
3）在现有的工艺水平下，应很容易制造和装配。
4）是可缩小的。
5）是晶圆级别的。
6）能够满足下一代微系统的电学、热学和机械要求。
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