金属互连层及其优化设计方案

集成电路互联层金属包括传统的铝（Al）和现在流行的铜（Cu）。首先简要介绍一下Al连线工艺，着重介绍Cu连线工艺，然后简要介绍一下W连线工艺。

1.Al连线工艺

传统的集成电路最常用的是Al，在20世纪70年代初期，使用的导体连线材料以纯Al为主要材料，Al连线工艺包含Al的栓塞及导线的互连，多采用PVD的方法制备。一般来说，PVD可包含蒸镀、分子束外延（MBE）和溅射三种不同的技术。表5-15为这三种方法的比较。由于溅射可以同时达成极佳的淀积效率、大尺寸的淀积厚度控制、精确的成分控制和较低的制造成本，已成为硅基半导体工业唯一采用的PVD方式，而且相信在可预见的将来，溅射也不易被取代。因此，以下所提及的PVD都是指溅射。至于蒸镀和MBE，大都集中于实验室级设备或是化合物半导体工业中应用。

表5-15　三种PVD比较

传统的Al连线工艺在接触孔区容易出现界面击穿的现象，造成界面短路。通过电子显微镜的分析，发现这种界面击穿是来自硅在合金化处理时扩散至Al线内，形成空洞或被Al取代所形成的。从Al-Si的相图（见图5-109）可以知道，三相点的温度为577℃，而该温度下铝硅饱和值为Al中Si的含量为1.6%。防止Si扩散的方法是在Al材料中掺入适量的Si杂质。但如考虑Si在500℃，30 min的退火处理，Si在Al中的扩散距离可以大于56μm。因此最好的工艺措施是在两者之间引入阻隔层，阻挡Si向Al的扩散。

图5-109　AlSi相图

虽然金属铝膜的制作主要是溅射方法，淀积速率快、厚度均匀、台阶覆盖能力较强，但Al淀积所需的温度偏高。如使用CVD Al来取代原冷/热Al法中的冷Al层作为形核层，由于CVD Al的薄膜连续性和阶梯覆盖性都比冷Al好，而且CVD Al的薄膜表面更为平整光滑，所以在CVD Al上的热Al也具有较好的形核与流动性，可显著地降低热Al淀积所需的温度（可小于400℃晶片温度）。所以将PVD与CVD整合在一个系统上，将是未来的发展趋势之一。其衍生的有关真空度、气体污染和界面反应等课题是工艺整合成功与否的关键。以下就针对溅射的几大发展重点稍做介绍。

图5-110　高温热流法

（1）高温热流法。在这项工艺中，先在中/低温的溅射室中以高功率淀积所需厚度的Al，然后将晶片送入另一个“高温热流室”，通过高温加热晶片使Al以固态扩散的形式流入洞中，形成Al栓，如图5-110所示。Al的表面张力（表面能）为Al流动提供了重要的驱动力。该工艺的参数不多，所以容易控制。只是由于一般都必须在极高的温度下（500℃）慢速操作，所消耗的热预算（thermal budget）很大。随着对器件电学性质的要求越来越严苛，该工艺也许将被其他方法取代。

（2）高压强迫注入法。这种方法的流程如图5-111所示，在第一阶段基本上与高温热流法相似。此时，所有的接触孔洞口都将会被Al膜封住留下孔洞，孔洞中残留的压力约等于溅射时的工作压力（3.9 Pa）；然后晶片被传送到另一个高压室（温度约在400℃左右），在晶片上加一个极高的Ar气压（＞60 MPa）。由于接触孔洞口上下压力差较大，而且高温时Al具有极好的延展性，原先封于洞口上方的Al膜被强力注入洞内而形成Al栓。这种方法由于应用了高压气体，需特别注意高压室的硬件设计和安全。另外，对于器件中同时含有不同尺寸、深宽比的接触孔，如何适当地控制高压气体的压力，以达到填洞的目的而又不致对器件造成损伤，是该方法的一大挑战。

图5-111　高压强迫注入法

（3）冷/热Al溅射及平坦化。该方法如图5-112所示，包含了冷Al和热Al的二阶段淀积（可在单一或分别的溅射室来完成）。在淀积Al之前，通常会先在低温时先淀积一层几十纳米的Ti作为冷Al的湿润层，以确保冷Al淀积时可以均匀的附着于Ti的表面上，避免出现“露珠化”的现象。接着晶片在低温快速淀积一层几百纳米的冷Al，该Al层由于是在低温及高功率下溅射得到的，所以晶粒极小，可形成均匀的热Al淀积的形核层。最后，热Al在高温及低功率下，在冷Al的形核层上开始陆续形核及淀积。此时，Al由于表面能而扩散流动到洞内，达到Al栓制作和平坦化的目的。该工艺由于可在比高温热流法低的温度下进行，又不需使用高压气体，所以极具吸引力。应用该工艺时，需注意晶片和加热座的温度均匀性、足够的水汽蒸发和预防微污染等工艺细节，以确保工艺的可靠性和重复性。这种冷/热Al栓塞及平坦化的工艺已成功地在全球的半导体公司中得到应用。

图5-112　冷/热Al溅射及平坦化

（4）长距离抛镀。由于溅射本身受到溅射原子多元散射的影响，在接触孔处不易获得连续且均匀覆盖的金属膜，进而影响填洞或栓塞及平坦化的工艺，以改善器件的电学特性，并简化工艺流程和降低成本等。传统的溅射方法无法在小接触尺寸及高深宽比的接触孔制备工艺中获得理想的薄膜阶梯覆盖性。过于严重的接触孔肩部淀积常会导致洞口完全被封住而洞口底部留有空隙的现象，从而无法得到所需的薄膜淀积厚度。长距离抛镀通过增加靶极与晶片间的距离（约为一般溅射距离的两倍），并且减少通入气体的流量（即在较低的压力下操作）的方法，使溅射金属原子在溅射的过程中与其他金属原子或气体分子产生碰撞并导致斜向的运动概率降低。也就是说长距离抛镀的目的是为了努力提高被溅射原子的平均自由程，以减少碰撞及散射的机会。这样，可以得到方向性好并垂直于晶片表面的原子流，因此可以明显改善填洞时对底部的覆盖率。目前，这种方式在日本的半导体厂商中仍被广泛应用于0.35～0.5μm的工艺。但是，长距离抛镀的淀积速率明显偏低，而且在同一个晶片上边缘与中央的厚度均匀性不一致，不适用于需要精确控制厚度的镀膜工艺。另外，随着晶片尺寸从6英寸转换到8英寸，甚至到12英寸，长距离抛镀工艺中的靶与晶片的距离也势必要作等比例的放大，这不仅将增加溅射室的高度，还增加了设备设计、安装和维修的困难。尤其是随着溅射室尺寸的变大，溅射金属原子的淀积速率也会降低，这势必会影响到工业生产。

图5-113　柱状管式的准直器结构

（5）直向准直器管溅射。直向准直器管溅射也是为了改善不良的阶梯覆盖性而发展出来的技术。准直器的结构如图5-113所示，是由许多细小蜂巢结构所组成的，每一柱状管的蜂巢结构都具有固定的高度/直径尺寸比。

如果在溅射室中介于靶与晶片之间的位置放置一个准直器，则只有在某些角度之内的金属原子才可能通过准直器到达晶片表面，其余大部分的斜向溅射都会被柱状管阻挡自然淀积在准直器上。换句话说，该准直器会充当类似“滤网”的功能，只允许近半直角的溅射原子通过。准直器过滤的效率由蜂巢结构的高度/直径比决定，比值越大，所滤掉的原子越多，越可得到非常直向的原子流。因此，就像长距离抛镀一样，可以改善接触孔的底部覆盖率。然而，也正由于滤掉的金属原子太多，薄膜的淀积速率比一般溅射方式慢一倍以上，而且会随着准直器使用时间的增加而更加恶化。这是因为蜂巢结构的直径会随着金属不断的淀积而越来越小，使溅射金属难以通过。此外，由于溅射金属与准直器的材质、温度、淀积厚度等的变化，会引发机械应力或热应力使淀积在准直管上的金属淀积物有剥落的趋势，这无形中成为一个潜在的微粒来源。另一个使用准直器的缺点是其溅射金属（尤其是Ti）的薄膜特性（如应力和均匀度等）与准直器的状态关系密切。根据实际的使用经验，加装准直器的溅射室必须先经过充分的“热机”与“热靶”，才能确保各种薄膜性质的一致。这样一来，无可避免地会增加保养后所需的复机时间。

除了上述的缺点外，长距离抛镀和直向准直器管溅射两种方法无法提供足够的0.25μm以下的接触孔的底部覆盖率。为了延长金属溅射技术的使用时间，必须开发新的工艺技术，以符合将来半导体器件的工艺需求。大致来说，新技术必须解决长距离抛镀和直向准直器管溅射的两大难题，即新技术必须满足：①大幅增加小尺寸、高深宽比的接触孔的底部覆盖率；②改善薄膜的淀积速率，以提高产能。

离子化金属等离子体（IMP）是应运而生的革命性新技术。该技术应用了比一般金属溅射高10～100倍的等离子体密度。自1996年由Applied Materials公司推出后，立即受到广泛的注意。下面对离子化金属等离子体进行简单介绍。

（6）离子化金属等离子体（IMP）。离子化金属等离子体（IMP）的基本结构如图5-114所示。其中，包含了一组传统的磁式直流电源和另一组射频源，由磁式直流电源产生的等离子体将靶极上的金属原子溅射出来。当这些金属原子经过溅射室中的空间时通入气压较高的气体，则这些金属原子便有很大的概率与气体产生大量碰撞，首次被“热激活”；若与此同时，施加交流电磁震荡，加速这些金属原子和气体及电子间的碰撞，便有大量的溅射金属可被“离子化”，而不再是传统溅射中的中性原子。因此，IMP技术中的等离子体密度会比一般溅射技术高，大约在1E10～1E12 ions/cm3。这些离子化的溅射金属等离子体会形成自生负偏压，并直线向晶片表面前进加速。这样，便可获得方向性极好的原子流（进而形成极好的接触孔底部覆盖率）和不错的淀积速率。此外，也可在晶片台座上选择性地装上另一组射频偏压，以得到更好的接触孔底部覆盖率，并且由此改变淀积薄膜的晶体结构。

图5-114　IMP

如上所述，溅射金属被离子化的概率取决于其停留在等离子体中的时间。停留时间越长，被热激活和离子化的概率越大。通常，由靶极溅射出来的金属原子都带有极高的能量（1～10 eV）和速度，这些高速原子在等离子体中的停留时间极短，无法被有效地离子化。因此，IMP技术必须利用金属原子与气体的有效碰撞来减慢金属原子的运动速度，以增加其在等离子体中的停留时间。为此，IMP必须在较高的气压下操作（＞13 Pa），以增加金属与气体碰撞的机会。

与传统溅射相比，IMP法可获得较低的和更均匀分布的电阻率。同时，IMP也可淀积较薄的厚度，并可达到所需的接触孔底部的覆盖厚度。如此一来，不仅可直接减少金属淀积的成本，而且淀积时间也得到了缩短，整体的晶片产能将会提高，制造成本将远比传统溅射低。正因为IMP具有众多优点，它已被认为是可以应用于0.25μm以下工艺的革命性的薄膜淀积工艺。

2.CVD法Al连线工艺

PVD方法必须面对的另一个难题应是，随着低介电常数的介电化合物层材料的引入，PVD的工艺温度也必须随之降低。这对上述的Al栓塞及平坦化工艺将是极大的考验，因此如何发展低温PVD工艺将是另一项重点。如使用CVD Al来取代原冷/热Al法中的冷Al层作为形核层，由于CVD Al的薄膜连续性和阶梯覆盖性都比冷Al好，而且CVD Al的薄膜表面更为平整光滑，所以在CVD Al上的热Al也具有较好的形核与流动性，可显著地降低热Al淀积所需的温度（可小于400℃晶片温度）。所以将PVD与CVD整合在一个系统上，将是未来的发展趋势之一。其衍生的有关真空度、气体污染和界面反应等课题是工艺整合成功与否的关键。

CVD Al也有毯覆式和选择性淀积技术。毯覆式CVD Al的缺点是SiO2上淀积的Al的平整度不好，使后续工艺出现问题。但进行一定的前处理（如利用TiCl4降低在SiO2上形核的动力势垒）可改善这一问题；或者是先淀积一层TiN，在不暴露于空气的情况下可淀积得到平滑的Al膜，避免暴露于空气中使微粒防止TiN氧化。利用选择性CVD Al技术去填洞和形成Al栓塞是一项值得注意且可研究的技术。CVD Al大多为实验机，还没有商业机型的出现。表5-16为CVD Al工艺中可以用的前驱体种类，淀积方式是MOCVD热分解的方法。TIBA的缺点是蒸气压较低，导致淀积速率较慢；而且TIBA易燃，使用要很小心。DMAH则有较高的蒸气压和很好的选择性，为日本研究者所青睐。此外，另一类的前驱体为丙氮酰（AlH3）（TMAA、TEAA、DMEAA），特点是无Al-C键，在淀积过程中不会产生碳分子，TMAA的缺点是它是固态；TEAA为液态，但非常不稳定，40℃以上就会分解；DMEAA为液态，有非常高的热稳定性，室温蒸气压相当高。

表5-16　CVD Al可用的前驱体种类

以DMAH为前驱体的CVD Al的反应方程式为

前驱体通过H2载气送入反应室，再在晶片上热分解淀积Al薄膜。

3.Cu互联工艺

在0.13μm工艺之后，主要采用电导率更高的材料Cu作为主要的金属互联层。随着微电子产业的发展，目前芯片的生产技术已经发展到26 nm（2014年）乃至更小。线宽的缩小伴随连线电阻的增加，显然不利于CPU速度的提升与器件功能的明显改善。一个主要的问题在于：连线电阻R与其周围介质膜的电容C的乘积RC是阻碍微处理器运行速度提高的主要原因。在纳米器件前的时代，RC引起的延迟时间远小于半导体栅极的延迟时间。但在纳米级超大规模集成电路时代，导体连线延迟时间与栅极的传送时间已经相近，成为不可忽视的重要影响因素（见图5-115）。除了RC延迟时间使CPU运行速度受到影响的问题外，线宽缩小导致的金属导线内部产生的电迁移（EM，Electro Migration）和应力迁移（SM，Stress Migration）也对连线技术提出了挑战。对互连线技术而言，低电阻和高可靠是对于导电金属层的基本要求，使用电阻系数更低而且能够忍受更高电流密度的新导体材料Cu来替代Al，显然是今后的发展方向。Cu材料的电阻率为1.7μΩ·cm，小于Al（2.9μΩ·cm）。另外，Cu材料本身的抗电迁移能力也比Al材料好良好的抗电迁移能力，比Al高了四个数量级。因此，Cu薄膜已被认为是21世纪集成电路使用的最主要的导体材料。

图5-115　纳米集成电路对于FEOL和BEOL速度的要求，及其传统Al工艺与Cu+LowK工艺对于BEOL速度的比较

在集成电路市场的强力推动下，用于Cu连线工艺的CMP设备的销售从1990年到1994年上升了三倍，从1994年到1997年上升了四倍，现今，CMP已成为全球主要集成电路公司的平坦化关键技术，不仅只是用于Cu互连线的平坦化，现在它也用于器件隔离、HKMG（high-kMetal Gate）等工艺。

（1）Cu薄膜淀积。虽然Cu的某些物理性质对应用在器件上有很大的优势，但它的一些化学性质却阻碍了Cu在器件上的应用，Cu在低温时极易与许多元素反应，Cu膜的腐蚀性问题等阻碍了它的应用，在实用化之前必须予以克服。针对这些问题，许多的研究应运而生，研究内容包括发展MOCVD Cu薄膜的技术和解决化学性质上的问题。在进行MOCVD Cu薄膜的研究初期，许多研究室都在寻找反应的最佳条件和适当的Cu前驱体。当前驱体属于无机物的Cu源（如CuCl2）时，由于薄膜的淀积温度过高，无法适用于器件的后段工艺，所以很少被探讨。所以，在利用有机金属Cu作为前驱体淀积Cu薄膜时，我们可以选择二价Cu[Cu（Ⅱ）]或者是一价Cu[Cu（Ⅰ）]的有机金属分子来进行研究，下面我们将会简单介绍有机金属分子Cu（Ⅱ）和Cu（Ⅰ）彼此具有的优点和缺点。

使用Cu（b-diketonate）2作为前驱体，是CVD-Cu膜技术发展初期的研究主流。该前驱体具有Cu（b-diketonate）2的通式。包括Cu（acac）2，其全名为二价Cu基的acetylacetonate；Cu（hfac）2，其全名为二价Cu基的1，1，5，5，5-hexafluoroacety-lacetonate；Cu（fod）2，其全名为二价Cu基的6，6，7，7，8，8，8-heptafluoro-2，2-dimethyl-3，5-octanediono。进行反应时须以H2当作还原剂。

Cu（Ⅰ）的前驱物研究则是最近几年才开始进行。其通式可写成（b-diketonate）Cu（Ⅰ）Ln，Ln代表有机基团（organic ligand），包括PMe3（trimethylphosphine）、tmvs（trimethylvinylsilane）、cod（1，5-cyclooctadiene）、2-butyne等。以下所述的这些前驱体在淀积Cu薄膜时是通过不对称反应（disproportionation reaction）来进行。其反应方程式

一般而言，现在所研究的Cu（Ⅱ）前驱物大都属于固态，在反应过程中，其表面积不断发生改变，会造成不易控制，使再现性变差。另外，固态的Cu（Ⅱ）前驱物的蒸气压比液态的Cu（Ⅰ）前驱物低，且必须借助还原气体（H2）一起反应。因为Cu（Ⅰ）的前驱物具有较高的蒸气压，可以在较低温下（例如200℃以下）淀积Cu膜，且不需借助还原气体一起反应，所以已逐渐成为研究的主流。以下将主要介绍Cu（Ⅰ）前驱物中的Cu（hfac）（tmvs）。以下所示为Cu（Ⅰ）前驱物——Cu（hfac）（tmvs）的反应机理，可以清楚地描述Cu（hfac）（tmvs）在基底上淀积Cu膜时所经历的反应步骤

式中，（s）表示在基底上；（g）表示在气相中。

图5-116　选择性CVD-Cu薄膜的反应系统

1989年，Awaya和Arita报道了选择性CVD Cu膜的技术。因为淀积的Cu薄膜很难进行干式刻蚀与CMP化学机械研磨，所以选择性CVD便提供了一个解决的途径。选择性淀积的装置结构如图5-116所示，其方法是反应时添加甲硅烷基试剂，例如TMS-C（chlorotrimethylsilane）、HMDS（hexamethyldisilazane）和dimethyldichlorosilane。目的是使SiO2的表面含有亲水性基团（羟基）保护，避免Cu薄膜在含亲水性基的SiO2表面淀积，以达到选择性淀积的目的。

通过选择性的方式，Cu薄膜可以淀积在TiSi2、W、Cr、Al以及Zr层上，而其周围的SiO2和Si3N4不会产生任何的成核点。选择性Cu薄膜在器件制作工艺中的应用如图5-117所示。

图5-117　选择性CVD Cu薄膜载金属化制程应用

（a）先在管洞上方淀积一层薄的成核层，然后上方覆盖一层PTEOS氧化层（b）将对PTEOS氧化层光刻出沟槽的形状并露出成核层（c）在沟槽中选择性淀积Cu薄膜（d）去除PTEOS氧化层和未在沟槽内的成核层（e）利用PECVD的方式制备一层Si3N4膜，以保护Cu线的侧壁与上层。(www.xing528.com)

值得注意的是，选择性化学气相淀积的Cu膜将受Cu前驱体本身特性的限制，虽然能通过预处理或原位（in-situ）的方式来改善，但其发展仍受到一些限制。

图5-118　当基底为铜模时铜薄膜的淀积时间与膜厚的关系

目前，已经有许多文献探讨了Cu前驱体的原理。例如反应发生在气相或基底表面的反应机理、淀积动力学的最佳工艺条件与所淀积的Cu膜的特性等。下面将介绍CVD Cu薄膜的一些性质，所用的前驱体为Cu（hfac）（tmvs）。图5-118为CVD Cu淀积在基底为Cu膜的淀积时间与薄膜厚度的关系，其中，基底是利用物理方式淀积的Cu薄膜。由图可知，增加反应时间并未发现有延迟现象产生，而且Cu薄膜刚开始淀积时并无明显的孵化期。

图5-119显示了当基底为Cu膜时，分别通入H2与Ar时基底温度对薄膜淀积速率的影响。由图中得知，当温度在200℃以上时，薄膜的淀积速率与基底温度无关，且通入H2会比通入Ar有更高的薄膜淀积速率。若温度低于200℃时，则可分为两部分：当温度范围为140～200℃时，其活化能较低（为11 kcal/mol），薄膜的淀积速度与通入的气体有关；当温度低于140℃时，其活化能较高，薄膜的淀积速率与所通入的气体无关。对这一现象的进一步解释是：当温度高于140℃时，H2会促进薄膜的淀积；若温度低于140℃，则Cu（Ⅰ）前驱体只能通过自己本身的热解形成金属Cu膜。

图5-119　H2和Ar不同气氛下铜薄膜淀积速率与温度的关系

图5-120　基底温度为220℃时前驱体流量与淀积速率的关系

当基材温度为220℃时，前驱体的流速与淀积速率的关系，并比较了H2与Ar对淀积速率的影响。从图5-120中可知，淀积速率随前驱体的流速增加呈现线性增加，这显示出液态的流量控制器能准确地控制前驱物的流量，进而控制薄膜的淀积速率。

图5-121比较了基底分别是Cu和Ti薄膜时，其薄膜淀积速率的差异。对于基底是Ti薄膜而言，反应具有较低的活化能，能将淀积温度下降约100℃。结果表明，反应的速率决定步骤与基底表面和反应物之间的相互作用。因为Ti薄膜具有较高的游离化倾向，使反应具有较低的活化能，所以较易将电子转移到所吸附的物种上。由此可知，吸附后的分解反应与不对称反应能在较低的温度下加速进行。

图5-121　不同基底上薄膜的淀积速率

图5-122　淀积Cu薄膜的反射率、电阻率与温度的关系

图5-122为金属Cu薄膜的反射率、电阻率与基底温度的关系。从图5-122中可知，当基底温度低于230℃时，其反射率大于90%；温度高于230℃时，由于薄膜表面的粗糙度增加，反射率下降。对电阻率而言，其变化趋势也相同，温度低于230℃时，电阻率可降低到2μΩ·cm以下。由X射线衍射结果表明，当基底为W膜时，在160℃下淀积的Cu膜的晶粒的取向为强度很弱的〈111〉取向，经过400℃烧结后，则出现少部分的〈200〉晶向。

金属Cu薄膜的阶梯覆盖性不受通入气体的影响，但与基底的温度和前驱体的流速有很大关系。当淀积温度较低（如低于210℃）时，金属薄膜会通过表面移动，形成如流体状的非常均匀的阶梯覆盖性。因此，制作大的深宽比的管洞时，适合在较低的温度下淀积金属Cu薄膜。此外，在适当的淀积温度下，前驱体的流量变大，也能改善阶梯覆盖性。同时，也考虑了500℃以下的温度回流技术，即在溅射Cu材料之后再经500℃以下的高温回流，可以获得对0.1μm孔洞具有良好填充能力的Cu连线材料。由图5-123可看出，回流得到的Cu具有很强的抗电迁移能力。表5-17为回流铜技术与电镀法和CVD法制备的Cu的性质比较结果，同时列出大家较熟悉的回流铝合金的特性作为参考。2.0μΩ·cm的电阻率、0.1μm孔洞的填充能力以及优异的抗电迁移能力，都说明了溅射回流铜的可行性，该项技术有望成为未来Cu材料的主要技术。

图5-123　回流金属（Cu，Al）与CVD Cu的电迁移率的比较

表5-17　不同制备工艺得到Cu的性能比较

除了以上MOCVD Cu的方法之外，电镀Cu也是Cu连线工艺的方法之一。在利用ALD技术获得很好的覆盖性及填充高深宽比缓冲阻挡层之后，还要获得充分填充的导体金属。电镀Cu有三种类型的填充方式（见图5-124）：subconformal，conformal，superconformal。Subconformal和conformal孔开口附近Cu淀积速率明显高于孔下侧，电镀一段时间后，开口附近的Cu层率先相遇，阻断了电镀液向孔内扩散的通道，电镀结束后孔内存在空洞和缝隙（SEM照片）；superconformal填充方式最为理想，需选择具有合适配比的添加剂，侧壁种子层的淀积和电镀工艺参数，从而使得孔底表面有最高的电化学活性，获得最高的Cu淀积速率，最终Cu电镀结束后孔被完全填充，内部几乎不存在空洞缝隙等缺陷。

T.Nugyen等人开发的由自底向上电镀的方法，即通孔方式成功解决了电镀缺陷的问题，自底向上电镀工艺使Cu由底部向上慢慢生长，不会产生类似于由电镀不均匀而导致的空洞缝隙等缺陷，该法只适用于通孔孔径较小的情况。但自底向上电镀层与侧壁结合力较差，对器件长期可靠性影响较大。研究表明，先用ALD的方法淀积一个“种子”Cu的薄层将有利于使得后来的Cu淀积层充满深孔区而避免中间产生不均匀的“空洞”（见图5-125）。

图5-124　

（a）subconformal，conformal，superconformal，Subconformal和conformal（b）SEM：电镀Cu一段时间后，开口附近的Cu层率先相遇，阻断了电镀液向孔内扩散的通道，电镀结束后孔内存在空洞和缝隙

图5-125　自底向上电镀工艺

（2）Cu金属连线图形化。使用Cu的过程中最困难的技术问题是Cu的刻蚀工艺，为此，引入了嵌入法或大马士革工艺（Damascene）或双层嵌入法（Dual Damascene，连接孔和连线的沟槽一起形成）的方法来形成Cu的图形化。图5-126比较了传统的铝连线和目前的铜连线工艺，前者利用光刻与刻蚀的工艺，后者是利用类似于“铸造”的嵌入工艺，因为Cu的刻蚀很难实现。Cu连线的图形化首先是以传统的干法刻蚀技术在绝缘介质层ILD（Inter-Layer Dielectric）上形成连接孔和连线的沟槽，再用CVD等方法填入TiN和Cu。然后，采用CMP的方式露出连接孔和连线的沟槽并形成平坦化的表面，也就完成导体的垂直与水平连线，形成Cu的金属连线图形化。在CMP技术方面，Cu材料与W、Al金属的处理方式相近，设备本身及参数控制都很相似，但研磨剂及研磨垫略有改变。因此，在投入适当的研发人力与经费后，即可以获得成熟的技术。这也是Cu能在未来集成电路连线工业中应用的最主要原因。

图5-126　铅、铜金属连线图形化工艺比较

铜互连镶嵌结构常见的有两种：单镶嵌结构（single damascene）和双镶嵌结构（dual damascene）。

单镶嵌结构如前所述，仅是把单层金属导线的制作方式由传统的（金属层蚀刻+介电层填充）方式改为镶嵌方式（介电层蚀刻+金属填充），较为单纯[见图5-127（a）]。

而双镶嵌结构则是将孔洞（VIA）及金属导线结合一起都用镶嵌的方式来做。如此只需一道金属填充的步骤，不过制程也较为复杂与困难。一般完整的双镶嵌制程，又称双大马士革工艺（Dual Damascene）如图5-127（b）所示。首先淀积一层薄的氮化硅（Si3N4）作为扩散阻挡层和刻蚀终止层，接着在上面淀积一定厚度的氧化硅（SiO2），然后光刻出微通孔（VIA），对通孔进行部分刻蚀，之后再光刻出沟槽（Trench），继续刻蚀出完整的通孔和沟槽；接着是溅射（PVD）扩散阻挡层（TaN/Ta）和铜种子层（Seed Layer）。其作用是增强与Cu的黏附性，种子层是作为电镀时的导电层；之后就是铜互连线的电镀工艺；最后是退火和化学机械抛光（CMP），对铜镀层进行平坦化处理和清洗。

图5-127　铜互连镶嵌结构的两种工艺

（a）单镶嵌结构（single damascene）（b）双镶嵌结构（dual damascene）

随着φ300 mm和45 nm时代的到来，用于互联技术的新导体，新介质材料已成为满足未来半导体技术要求所必需的材料。铜金属化中的阻挡层，有效介电常数及金属互连层的技术要求在不断提高，金属互连层数将由100 nm节点的9层增加到45 nm节点的11层。铜互连和低介电常数材料的引入，以及双嵌入式结构的应用对于CMP技术的发展起到了至关重要的影响作用。一个6层布线的MPC在制备过程中需要至少8次CMP工艺，可以说CMP对布线质量和产品性能起着非常关键的作用，如何去除线宽，减少和low-k材料使用所带来的新缺陷，如何在减低研磨压力的情况下提高产率，如何减少磨料的使用以清洗疏水性low-k材料等便成为CMP设备研发所面临的挑战。

图5-128　化学机械平坦化的原理

如图5-128所示，CMP是一种全局平坦化技术。它通过硅片和一个抛光头之间的相对运动来平坦化硅片表面，在硅片和抛光头之间有磨料，并同时施加压力。CMP设备也常称为抛光机。CMP通过比去除低处图形快的速度去除高处图形来获得均匀的硅片表面。由于它能精确并均匀地把硅片抛光为需要的厚度和平坦度，已经成为一种最广泛采用的技术。CMP的独特方面之一是它能用适当设计的磨料和抛光垫，来抛光多层金属化互连结构中的介质和金属层。

如图5-129所示Intel用Cu双镶嵌结构（dual damascene）互联工艺制作的多层VLSI截面。英特尔公司使用溅射技术制备Cu材料，再经500℃以下的温度回流，获得对0.1μm孔洞具有良好填充能力的Cu连线工艺。

图5-129　用Cu双镶嵌结构工艺制作的多层VLSI截面图

4.金属钨（W）连线工艺

钨在高电流密度下具有很好的抗电迁移能力，不会形成小丘、低应力（小于5E9 dyne/cm2）以及和硅可形成很好的欧姆接触等优点，可作为接触孔及走线孔的填洞金属和扩散阻隔层。

图5-130　毯覆式CVD W的流程

W淀积大部分是通过LPCVD法淀积的，是一项十分成熟的技术。CVD W大致分为毯覆式金属W淀积和选择性金属W淀积两种。图5-130为毯覆式金属CVD W的流程。因为W与氧化物介电层的附着性不好，在接触孔或走线孔上要先镀上一层黏着层（adhesion layer），如TiN或TiW，然后再覆盖CVD W。通过后续的刻蚀工艺去除表面的W而留下W栓塞，即完成了W填洞的制作流程。整个流程，TiN淀积→CVD W→背刻蚀（etch back）三个步骤完全在不同的腔室内完成，利用机械手臂在不同的腔室间传递晶片，而不破坏真空，因此在工艺上十分可靠。使用在W栓塞制作工艺的毯覆式金属W淀积必须选择一定的反应条件，以实现高的阶梯覆盖性。由H2还原六氟化钨（WF6）比SiH4还原得到的薄膜的阶梯覆盖性高。例如，在一个晶片温度为300℃、压力为1 MPa的反应器中，使用90 sccm的WF6和700 sccmH2与其他稀释气体混合，可得到大于95%的阶梯覆盖率。降低反应温度、增加Ar分压和增加WF6的分压可提高阶梯覆盖率。

目前，选择性钨化学气相淀积使用较少，主要原因是考虑其选择性的可靠性。如图5-131所示，理论上选择性CVD简单、经济。由实验可知，在适当的前处理下，可以达到合理的选择性。至于这两种工艺的应用性，现阶段大都以毯覆式CVD W为主，但在0.25μm以下的工艺中，选择性CVD W法已开始在工厂中使用。

图5-131　选择性CVD W

选择性钨淀积的钨来源有许多种，如WF6、W（CO）6、WCl6等。目前最常用的是WF6，因为它在室温为气体，具有足够高的蒸气压，所淀积出的膜纯度高，而且可以进行选择性淀积。WF6必须在750℃以上才能热解，并且需要加入还原剂，如H2、Si、SiH4、Si2H6、B2H6、PH3，SiH2Cl2、GeH4等，来降低淀积温度。一般在IC工艺中最常用的是Si、H2和SiH4。还原剂将WF6还原成W淀积在晶片上，反应方程式分别为

其中，前两个反应式为WF6与Si的反应式，这表示WF6会消耗硅基底，造成器件的性能劣化。该反应为自动终止式的，通常W长到一定厚度后，底层的硅无法扩散到表面与WF6反应，反应就会终止。SiH4还原与H2还原所淀积的W膜的特性有些不同，SiH4还原的最大好处是对硅基底的损伤较小，故一般都是利用SiH4将WF6还原成W；而以H2还原则有较高的阶梯覆盖性。目前许多公司已经采用LPCVD W作为接触孔与走线孔的淀积技术，但大部分仍属于毯覆式CVD W淀积方式。然而，如前面所述，毯覆式CVD W淀积在0.25μm以下工艺中的应用性具有一定的限制，因此有必要发展另一种可行的淀积方式。选择性CVD W即是另一种可行的技术，目前大多为日本公司所采用，以ULVSC生产的ERA-1000S系统为代表。选择性CVD W的淀积主要是利用W在Si、Al或其他金属导线上较易淀积，而不易淀积在SiO2与Si3N4等介电层上的特点。然而选择性W的淀积条件非常苛刻，且与晶片表面有关。所以选择性CVD W需要有效的前处理来避免选择性损失，如图5-132所示。选择性CVD W系统主要包含四个腔，晶片由L形晶盒送入L/UL腔后，由机械手送入反应腔1进行前处理。反应腔1所含的气体主要是NF3与BCl3，用于接触孔和Al走线孔的表面前处理。利用NF3等离子体主要是去除Al走线孔底部的Al2O3，这些表面前处理可以大大提高选择性的成功率和降低W/Si及W/Al间的接触电阻。前处理后，晶片由机械手在不破坏真空的情况下送入反应腔2做选择性W淀积；该腔所含的气体主要是WF6、SiH4和H2等气体，在选择性CVD W时，以SiH4的还原反应为主。在适当的前处理下，W可以选择性地淀积在Si接触孔。此外，选择性W淀积也适用于0.35μm以下的接触孔，可填0.3～0.15μm宽的沟渠。

图5-132　选择性CVD系统