Low-k材料、铜互连和Salicide：优化电子元器件技术

如今，半导体工业飞速发展，人们对于电子产品的功能和体积也提出了进一步的要求，因而，提高集成电路的集成度、应用新式材料和新型布线系统以缩小产品体积、提高产品稳定性势在必行。根据Moore定律，IC上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。日益减小的导线宽度和间距与日益提升的晶体管密度促使越来越多的人把目光投向了低介电常数材料在ULSI中的应用。IC芯片多层立体布线，不同传导层之间必须相互绝缘，而这种层间绝缘是通过在层间淀积绝缘介质（ILD）实现的。所谓low-k介质材料是指介电常数比二氧化硅低的介质材料。近年来，因为low-k介质材料良好的机械性能、热稳定性和热传导性能，众多研究者已致力于low-k介质材料代替二氧化硅的研究。

同样，传统工艺中所使用的铝（Al）互连线随着现代工艺的不断进步，产品尺寸的不断减小，逐渐暴露出了尖楔现象和电迁移现象等问题，影响电路的性能表现以及寿命，因此在铝之后，铜（Cu）成了互连金属的热门研究对象。铜具有比铝低的电阻率（注：铜为1.7μΩ·cm）以及较高的熔点，载流能力远强于铝，同时有着较好的抗电迁移特性。与传统蚀刻法制备的铝互连线相比较，铜互连线具有更高的可靠性与抗电迁移特性。

1.low-k材料

（1）low-k的作用，主要表现在两个方面。

第一是缩短了信号传播延时。

集成电路的速度由晶体管的栅延时（gate delay）和信号的传播延时（propagation delay）两个参数共同决定，延时时间越短，信号的频率越高。栅延时主要是由MOS管的栅极材料所决定，使用high-k材料可以有效地降低栅延时。传播延时也称为RC延时（RC delay），R是金属导线的电阻，C是内部电介质形成的电容。RC延时的表达式为

式中，ρ为金属的电阻率；ε（也记做k）是电介质的介电常数；L为导线长度；T是电介质厚度；D为金属导线厚度。该公式反映了电路参数对TRC的影响。公式中虽没有出现电阻R和电容C两个符号，但又都与这两个参数有关。电阻率ρ、导线的长度L、导线厚度D三个参数与电阻R有关，而介电常数ε、导线长度L两个参数与电容C的大小有关。

金属材料和绝缘材料对传播延时都会产生影响。由于铜（Cu）导线比铝（Al）导线的电阻更低，FSG比SiO2的k值低。所以，铜互联与low-k工艺的同时应用，将使得传播延时变得越来越短了。

第二是降低了线路串扰。

一条传输线传送信号时，通过互感（磁场）在另一条传输线上产生感应信号，或者通过电容（电场）产生耦合信号，这两种现象统称为串音干扰，简称“串扰（crosstalk）”。串扰可使相邻传输线中出现异常的信号脉冲，造成逻辑电路的误动作。

耦合串扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2πfC可知：电容的容量C越大，XC越小，信号越容易从一根导线穿越电介质到达另一根导线，线路间的串扰就越严重；信号的频率f越高，脉冲的上升、下降时间越短，串扰也越严重。由于CPU速度不断攀升，信号频率f目前已超过3 GHz。但是，线路串扰已经成为进一步提高频率的限制条件，芯片技术的发展面临巨大挑战。鉴于k值与分布电容之间的因果关系，寻求k值更低的ILD材料，最大限度地降低串扰影响，是保持芯片微型化和高速化发展的一个有效途径。从上面的分析可以得出两个结论：首先，芯片中使用low-k电介质作为ILD，可以减少寄生电容容量，降低信号串扰，这样就允许互连线之间的距离更近，为提高芯片集成度扫清了障碍；其次，减小电介质k值，可以缩短信号传播延时，这样就为提高芯片速度留下了一定空间。

（2）ULSI中low-k材料的研究情况主要有两个方面。

一是CVD low-k材料。CVD工艺是传统的集成电路制造工艺之一。利用现有的标准PECVD设备和一些新型HDPCVD设备淀积low-k材料可以大大降低设备成本。同时，在人们较为熟悉的CVD工艺技术基础上开发新工艺，技术难度相对较小。

氟氧化硅（SiOF）半导体工艺一直以来都依赖氧化硅作为绝缘材料，因此人们在寻找low-k介电材料的时候总是从掺杂氧化硅开始。F具有降低电子极化率的作用，从而降低材料的介电常数。以化学气相淀积方法制备的SiOF低介电常数材料已经被广泛应用于集成电路后端制程的介质层上。SiOF薄膜的制备方式和硼磷硅酸玻璃类似，只是在生长氧化硅的同时，在其中掺入含有F的物质。另外，F的加入还可以改善淀积薄膜的沟槽填充能力，因此该技术已经被广泛应用于集成电路制造工艺中，成为一种比较成熟的技术。SiOF薄膜中F含量的控制比较困难，并且F的引入会引起水解作用，薄膜在空气中易于吸水，形成OH—和HF，OH—将增加膜的介电常数，同时HF和OH—能腐蚀介质的金属层，因此互连工艺的可靠性和重复性会受到一定程度的影响。另外，SiOF材料的介电常数值k相对比较高（约为3.5），应用潜力有限，体电阻率和击穿场强也比二氧化硅低得多。这些缺点都限制了SiOF材料在集成电路中的进一步应用和发展。

碳氧化硅（SiOC）在氧化硅中掺入羟基团，可以使某些氧晶格中的硅键断裂，从而降低单位体积内的成键数目，降低薄膜密度，从而得到较低的k值。同时，薄膜中适当引入Si—C—Si键可以增强薄膜的机械性能。SiOC也可用标准PECVD系统制造，其k值与薄膜密度成正比，一般为2.5～3.5。SiOC具有高的热稳定性，在氮气中650℃退火30 min，薄膜性质无明显变化；机械强度大，杨氏模量和硬度分别可以达到33 GPa和4 GPa；击穿电场可以达到5.5 MV/cm，漏电流比较低，4.5 MV/cm电场下和PTEOS相当；不吸收紫外光，在光刻中不需用不透明的硬掩模版；薄膜腐蚀后边墙也不需要进行稳定化处理；与衬底黏附性好，不会发生剥离现象；表面呈疏水性，可以在空气中暴露很长时间。但是碳氧化硅薄膜在O2等离子体光刻胶去除工艺中会受到刻蚀作用的破坏，从而造成薄膜介电性能的退化，并且对过孔填充也会造成不良的影响。

非晶氟化碳（a-C：F）非晶氟化碳是一种很有希望应用于ULSI的low-k材料之一。一般采用PECVD或者HDPCVD的方法制备。淀积过程中控制源物质中F/C的比例和等离子体参数能获得质量较好的非晶氟化碳薄膜。根据工艺条件的不同，其k值为2.1～2.7。薄膜中的，F/C比和C—C键合方式是影响薄膜特性的重要参量，它们直接决定了薄膜的介电常数值、热稳定性和漏电流的大小。采用合理的硅片清洗步骤，形成疏水性表面，可以有效改善非晶氟化碳薄膜与衬底的黏附性。薄膜中F含量的增加可以降低薄膜的介电常数值，同样也会降低薄膜的热稳定性；在成键网络中增加键合方式的成分可以提高薄膜的热稳定性，但是由于π键的存在会使得薄膜禁带宽度减小，薄膜中的漏电流也会增加。在诸多矛盾的因素中选择合适的折中工艺成为非晶氟化碳薄膜研究的一项重要内容。

聚对二甲苯类low-k材料（parylenes）常用的parylene low-k材料有parylene-N和parylene-F两种，k值在2.3～2.5。parylene-N制备上采用Gorham方法，在热解反应器内parylene环状聚合物在600～650℃发生热解反应，生成的parylene单体进入淀积室，在衬底表面生长出parylene-N。parylene-F和parylene-N的结构相似，仅仅是由F原子取代了非苯环上的N原子。由于缺乏商品化的制备parylene-F的前驱物，一些研究者采用以Zn为催化剂通过热解反应生成parylene-F，不过生成的parylene-F薄膜会含有一定量的O，Br，Zn等杂质。

二是旋涂式low-k材料（spin-on dielectrics）。

旋涂式low-k材料是用旋转涂敷法把液体的源物质涂敷到芯片上，然后通过多步烘干步骤排除溶剂而形成薄膜。与CVD low-k材料相比，由于采用旋转涂敷工艺，相同的旋涂设备可用于制作多种介质材料，因此旋涂式low-k材料工艺成本低廉。旋涂式low-k材料可以分为有机和无机两种，它们大多需要有衬垫层以改善与基片的结合，在其上面还需要有覆盖层以抗潮湿，并有利于化学机械抛光。下面简单介绍几种常用的旋涂式low-k介质（见表2-3，表2-4，表2-5）。

表2-3　硅酸盐类

表2-4　有机聚合物

表2-5　超低k多孔材料

（续表）(www.xing528.com)

2.铜互联

（1）Cu互连工艺。铜和铝在性质上有着很大不同：对于铝互连，通常用反应离子刻蚀工艺来刻蚀铝引线（见图2-7）。

图2-7　铝互连线刻蚀工艺

图2-8　双嵌套工艺

但铜因缺少合适的干法刻蚀等离子体而不易使用反应离子刻蚀工艺；同时铜在硅和二氧化硅中的扩散速度较快，而铜一旦扩散进入硅器件中势必会影响器件的性能，所以需要在二者之间增加一层阻挡层，既可以阻挡铜扩散到硅器件，还能增加铜与介电材料的黏附性能。铜互连工艺发展采用了全新的布线工艺，目前应用最普遍的为最早在1997年9月由IBM提出的镶嵌工艺。镶嵌工艺采用“从上而下”的处理方法，该方法首先需要在硅或二氧化硅介质上运用光刻等刻蚀法刻蚀好所需的沟槽，然后在其上生长扩散阻挡层，并进行铜原子填充，将铜填充满沟槽制备形成互连线，最后还要通过化学机械抛光（CMP）法将沟槽外多余的铜原子和扩散阻挡层去掉，并进行整体器件的平坦化（见图2-8）。镶嵌工艺采用对介电材料的腐蚀来代替对金属的腐蚀，互连线的形状主要由刻蚀的沟槽形状决定。镶嵌工艺分为单镶嵌和双镶嵌。它们的区别就在于孔洞和金属互连线是否是同时制备的，同时制备则为双镶嵌工艺。因为用简单的介质层刻蚀代替金属刻蚀，铜双镶嵌工艺比铝互连线工艺制造工序更加简化，且具有更好的电流输运能力以及抗电迁移特性，显著降低了RC延迟问题，因而被广泛应用于铜互连线的制备。双镶嵌工艺可以分成扩散阻挡层技术、铜淀积技术、化学机械抛光等关键工艺。因为铜原子极易扩散进入硅与二氧化硅之中，对互连线的电学性质造成损伤，因此，在将铜淀积到硅片基底之前需要预先淀积一层扩散阻挡层防止铜原子的扩散。扩散阻挡层的淀积通常使用化学气相淀积（CVD）、物理气相淀积（PVD）、电化学和溅射等方法，其中最常用的淀积方法为电化学方法。扩散阻挡层需要选择低介电常数的材料，其具有良好的抗扩散性质，与铜有着良好的附着性。淀积阻挡层时，因为淀积时的非选择性，造成凹槽之外也存在淀积的阻挡层材料，这些残留的材料可能会影响到互连线的电学性质，因此还需要考虑凹槽外阻挡层材料的去除问题，最佳的方法为在最后一步CMP抛光时一同去除这些残留材料，因此在阻挡层材料选择上还要考虑到易被CMP去除。通常采用Ti，Ta和W以及它们的氮化物TiN，WN和TaN等，还有一些化合物材料如SiCN等都可以对铜起到阻挡作用，同时还具有很好的热稳定性。

铜淀积技术通常采用CVD、PVD、溅射和电镀等方法，其中电镀法的淀积效果最好，是现在铜淀积技术的主流技术。

采用电镀法淀积时铜原子的淀积速率底部要比顶部快，淀积过程中铜原子自下往上可以紧实地填满沟槽，实现无空洞淀积，这种现象被称为“superfilling”现象，研究表明这种现象是电镀法的特有现象。其他方法进行铜原子淀积时都不存在此种现象，或多或少都会存在空洞，影响互连线的电学效应。经过大量分析研究，多种模型被提出解释“superfilling”现象的形成机制，其观点主要分为两类：一种是沟槽不同位置上吸附的平整剂等分子的抑制作用；另一种则是催化剂分子分布不同所带来的促进作用。两种原理模型如图2-9所示，不同的模型主要取决于电镀液的成分配比。电镀液对于电镀的结果至关重要，在铜电镀液中加入一些添加剂可以更好地增强电镀效果与镀面平整率，通常会在电镀液中添加几种添加剂用于促进铜淀积过程中的“superfilling”现象，一般的电镀液组成包括微量的氯根离子、作为抑制剂添加剂的聚醚类如聚乙二醇和聚丙二醇、作为促进剂或增亮剂的含硫的有机分子，在多数情况下还会加入用于平整镀面的芳香族氮根分子或聚合物。

图2-9　“superfilling”现象原理机制

（a）平整剂在沟槽的差异抑制作用（b）催化剂颗粒的差异催化加速作用

在双镶嵌工艺中运用CMP法可以去除掉前面几步工艺中残留在器件上的多余的铜以及阻挡层材料，使得铜只存留在沟槽之中，同时实现器件表面全局的平坦化，从而极大地改善互连线的电学性能。铜无法像铝一样可以在空气中形成一层氧化膜来防止进一步氧化，所以需要淀积一层保护层，常用的是CMP后在铜表面淀积一层SiN或SiC。

（2）Cu互连的缺陷。经过多年的发展，铜互连工艺已经是现在集成电路互连领域的主流工艺，并日益成熟完善，但铜互连仍然存在许多缺陷，随着集成电路特征尺寸的进一步减小以及对互连线电流承载密度要求的大大增加，RC延迟问题日益突出，尤其是集成电路技术进入32 nm这一节点后，双镶嵌铜线布线技术也面临着传统的蚀刻铝线互联所面临的问题，互连线的最大有效电流承载密度已远远无法满足需求，电迁移现象也愈发凸显。研究表明特别当铜互连线宽进入纳米级之后，其电迁移效应显著增加，线宽成为电迁移效应的主要影响因素，其次则是互连线预先存在的缺陷以及晶界原因。以上这些问题严重影响了铜互连线的稳定性，阻碍了集成电路的进一步发展。

3.Salicide

在老的工艺中，主要的阻值来自栅极，polycide用来减小栅极contact电阻，随着工艺尺寸的减小，S/D的contact面积也随之减小，S/D的contact阻值相对变大，silicide工艺用来减小S/D的contact阻值，因此，polycide和silicide的poly电阻值一般较小，比non-polycide和non-silicide的电阻值小10倍左右，高阻值poly电阻还需要阻挡离子注入来进一步提高阻值，一般non-silicide和non-polycide电阻相对使用广泛。

polycide的一般制造过程是，栅氧化层完成以后，继续在其上面生长多晶硅（poly-Si），然后在poly上继续生长金属硅化物（silicide），其一般为WSi2（硅化钨）和TiSi2（硅化钛）薄膜，然后再进行栅极刻蚀和有源区注入等其他工序，完成整个芯片制造。

silicide就是金属硅化物，是由金属和硅经过物理-化学反应形成的一种化合态，其导电特性介于金属和硅之间。

当器件尺寸A进一步缩小到亚微米以下时，结深变到＜0.2μm，接触孔也更小，此时不仅栅和互连电阻是限制电路速度的主要因素，而且浅结源、漏区扩散层的薄层电阻和接触电阻也成了限制电路速度的重要因素，为此发展了自对准硅化物MOS技术（即salicide技术），这种技术同时降低了栅和扩散区的薄层电阻，提高了布线能力，并大大减少了小孔的接触电阻。

salicide的生成比较复杂，先是完成栅刻蚀及源漏注入以后，以溅射的方式在poly上淀积一层金属层（一般为Ti，Co或Ni），然后进行第一次快速升温退火处理（RTA），使多晶硅表面和淀积的金属发生反应，形成金属硅化物。根据退火温度设定，使得其他绝缘层（Nitride或Oxide）上的淀积金属不能跟绝缘层反应产生不希望的硅化物，因此是一种自对准的过程。然后再用一种选择性强的湿法刻蚀（NH4OH/H2O2/H2O或H2SO4/H2O2的混合液）清除不需要的金属淀积层，留下栅极及其他需要做硅化物的salicide。另外，还可以经过多次退火形成更低阻值的硅化物连接。跟polycide不同的是，salicide可以同时形成有源区S/D接触的硅化物，降低其接触孔的欧姆电阻，在深亚微米器件中，减少由于尺寸降低带来的相对接触电阻的提升。另外，在制作高值poly电阻的时候，必须专门有一层来避免在poly上形成salicide。

许多难熔金属被研究用于salicide技术，其中被认为最有希望的是难熔金属Ti，这是由于它有以下引人瞩目的特色：

（1）凹的硅化物——TiSi2在难熔金属硅化物中电阻率最低，热稳定性好，易实现选择腐蚀和自对准，并能与重掺杂硅形成低阻歇姆接触。

（2）Ti省去了难度大的TiSi2/n+多晶硅Polycide复合结构的各向异性腐蚀，代之以较易实现各向异性的单一的多晶硅刻蚀，简化了工艺。

（3）最主要的是Ti在栅区和菁、/漏区同时形成硅化物而不需要增加掩膜，这样使栅和互连电阻及源/漏薄层电阻都同时降低一个数量级，进一步减少了器件的寄生串联电阻。

（4）Ti能摄取硅上的自然氧化物，有利于降低接触电阻。