计数器的知识链接

1.时序逻辑电路分析

(1)时序逻辑电路的特点

在数字电路中，电路的输出状态不仅取决于当时的输入信号，而且还与电路原来的状态有关，当输入信号消失后，电路状态仍保持不变。这种具有存储记忆功能的电路称为时序逻辑电路。其结构示意图如图6-12所示。

在图6-12中，X为输入变量;Z为输出变量;Q为触发器的输出，称为状态变量。Qn表示现态，Qn+1表示次态;W为触发器的控制输入，也是时序电路的控制变量;CP为时钟脉冲。

图6-12 时序逻辑电路结构示意图

从图6-12中可以看出，时序逻辑电路包含作为存储单元的触发器。事实上，时序逻辑电路的状态，就是依靠触发器的记忆功能来表示的。时序电路中可以没有组合逻辑电路，但不能没有存储电路。

(2)描述时序电路逻辑功能的方法

1)逻辑方程式

根据图6-12，可以写出以下3个方程式。

①输出方程为

②驱动方程为

③状态方程为

2)状态表

状态表就是反映输入、输出、现态、次态之间关系的表格，又称为状态转换真值表。时序逻辑电路的状态转换表一般采用表6-4所示的形式。

表6-4 状态转换真值表

3)状态图

状态图是反映时序逻辑电路状态转换规律及相应输入输出信号取值情况的图形。

4)时序图

时序图是表示电路中各信号、电路状态等的取值在时间上对应关系的图形。

(3)时序逻辑电路分类

时序逻辑电路有多种，按功能可分为计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等;按电路中触发器状态变化是否同步可分为同步时序逻辑电路和异步时序逻辑电路;按能否编程可分为可编程和不可编程时序逻辑电路;按集成度的不同可分为小规模(SSI)、中规模(MSI)、大规模(LSI)和超大规模(VLSI)时序逻辑电路;按使用的开关元件类型可分为TTL型和CMOS型。

(4)时序逻辑电路分析

时序逻辑电路的分析就是根据给定的时序逻辑电路，写出它的方程、列出状态表、画出状态图和时序图，然后分析出它的功能。时序逻辑电路的分析方法一般有以下4个步骤。

1)写方程式。根据已知的逻辑图写出其时钟方程、驱动方程、输出方程、状态方程。

时钟方程就是存储电路中各触发器时钟信号CP的逻辑表达式(同步时序逻辑电路

可不写)。

输出方程就是时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。

驱动方程就是各触发器输入端的逻辑表达式。

状态方程就是各触发器次态的输出逻辑表达式。为了得到状态方程，只要将驱动方程代入相应触发器的特性方程中，就可得到该触发器的状态方程。

2)列状态转换真值表。将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出值，然后列出状态转换真值表。如果现态的起始值有已给定值，则从给定值开始计算;如果没有给定值，则可设定一个现态起始值依次进行计算。

3)画状态转换图和时序图。画状态转换图就是画出电路由现态转换到次态的图形。画时序图就是画出在时钟脉冲CP作用下各触发器状态变化的波形图。

4)确定电路功能。用文字说明电路为哪种功能电路，能否自启动。

【例6-1】分析如图6-13所示电路的逻辑功能。设起始状态为Q2Q1Q0=000。

图6-13 【例6-1】逻辑电路图

解：该电路为异步时序逻辑电路。

①写方程式。

②列状态转换真值表。

状态转换真值表如表6-5所示。

表6-5 【例6-1】的状态转换真值表

③画状态转换图和时序图。

画出状态转换图和时序图如图6-14所示。

图6-14 【例6-1】状态转换图和时序图

④确定电路功能。

由以上分析可知，该电路在CP脉冲的作用下，从000→001→010→011→100→101→110→111→000→…所以可判定该电路为异步八进制加法计数器。

2.二进制计数器

当时序逻辑电路的触发器位数为n，电路状态按二进制数的自然态序循环，经历2n个独立状态时，称此电路为二进制计数器。二进制计数器是计数器中最基本的电路，计数容量为2n。二进制计数器又可分为同步二进制计数器和异步二进制计数器。例6-1已经讨论了异步二进制计数器，下面讨论同步二进制计数器。

【例6-2】分析如图6-15所示电路的逻辑功能。设起始状态为Q2Q1Q0=000。

图6-15 【例6-2】逻辑电路图

解：由图6-15可以看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上，因此它是一个同步时序逻辑电路，时钟方程可以不写。

①写方程式。(www.xing528.com)

②列状态转换真值表如表6-6所示。

表6-6 【例6-2】的状态转换真值表

③画状态转换图和时序图。

画出状态转换图和时序图如图6-16所示。

图6-16 【例6-2】状态转换图和时序图

④确定电路功能。

由以上分析可知，该电路在输入第6个计数脉冲CP后，返回原来的状态，同时输出端Y输出一个进位脉冲。因此图6-15所示电路为同步六进制计数器。

3.十进制计数器

日常生活中人们习惯于十进制的计数规则，当利用计数器进行十进制计数时，就必须构成满足十进制计数规则的电路。十进制计数器是在二进制计数器的基础上得到的，因此也称为二—十进制计数器。一般采用8421BCD码实现十进制计数。8421BCD码对应十进制数时只能从0000取到1001来表示十进制的0～9十个数码，而后面的1010～1111六个8421BCD代码则在对应的十进制数中不存在，为无效码。因此，采用8421BCD码计数计至第十个时钟脉冲时，十进制计数器的输出应从“1001”跳变到“0000”，完成一次十进制数的有效码循环。

(1)同步十进制加法计数器

以同步十进制加法计数器为例，介绍这类逻辑电路的工作原理。同步十进制计数器由4位JK触发器及4个与门所构成，电路图如图6-17所示。

图6-17 同步十进制计数器电路图

1)由电路结构写出各位触发器的驱动方程和状态方程如下。

2)列出状态转换真值表如表6-7所示。

表6-7 同步十进制计数器的状态转换真值表

3)由状态转换真值表可画出该计数器的状态转换图，如图6-18所示。

图6-18 同步十进制计数器状态转换图

4)通过观察状态转换图可知，该计数器如果在计数开始时处在无效码状态，可自行进入有效循环体，具有自启动能力。

所谓自启动能力，就是指时序逻辑电路中若干计数器在开机时处于无效状态码的情况下，不用人工或其他设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力。

(2)集成二—十进制计数器

目前集成二—十进制计数器品种较多，常用的集成芯片有二—五—十进制异步计数器74LS90、同步十进制加法计数器74LS160(同步置数、直接清零)、可预置十进制可逆计数器CC40192(双时钟)及双BCD同步加法计数器CC4518等。下面以集成计数器74LS90为例来说明集成计数器的使用方法。

集成计数器74LS90的引脚图如图6-19所示，它共有14个引脚。引脚1和14是计数器的时钟脉冲输入端;引脚2和3是直接清零端;引脚6和7是直接“置9”端;引脚4和13是空脚;引脚5是电源端;引脚10是“地”端;引脚12是二进制输出端;引脚9、8、11分别是由低位到高位排列的五进制计数器的输出端。

图6-19 74LS90的引脚图

集成计数器74LS90构成二—五—十进制计数器的方法如下。

1)14脚CPA作为时钟脉冲输入端，12脚QA作为输出端，可构成一个一位二进制计数器。

2)1脚CPB作为时钟脉冲输入端，11、8、9脚QD、QC、QB作为输出端，有效状态为000、001、010、011、100，可构成一个五进制计数器。

3)构成十进制计数器的方法有两种：第一种方法是，14脚作为CP输入端时，输出端由高到低的排列顺序为QDQCQBQA，可构成一个8421BCD码二—十进制计数器;第二种方法是，1脚作为CP输入端，输出为QAQDQCQB时，可构成一个5421BCD码二—十进制计数器。因为8421BCD码应用广泛，所以下面只讨论该种码的十进制计数器，且后面介绍的二—十进制计数器均指8421BCD码二-十进制计数器，以后不再做说明。

集成计数器74LS90的功能表如表6-8所示。

表6-8 74LS90的功能表

从表6-8可以看出以下结论。

①R01、R02“置0”输入端高电平有效，同时要满足S91、S92两个“置9”输入端中至少要有一个为低电平。在此条件下，计数器QDQCQBQA=0000。正常计数时，R01、R02中至少有一端接低电平。

②S91、S92“置9”输入端，高电平有效。只要满足S91=S92=1的条件，QDQCQBQA=1001。正常计数时，S91、S92中至少有一端接低电平。

(3)任意进制计数器

在集成计数器产品中，只有二进制计数器和十进制计数器两大系列，但在实际应用中，通常要用到其他进制的计数器，如七进制计数器、十二进制计数器、二十四进制计数器、六十进制计数器等。这里把二进制、十进制以外的计数器统称为任意进制计数器。要实现任意进制计数器，而又没有现成的任意进制计数器产品，从集成电路产品的成本考虑，可以利用现有的集成计数器设计任意进制计数器。设已有中规模集成计数器的模(计数器在计数过程中所经历的有效状态，又称为计数容量或计数长度)为M，要得到一个N进制计数器，通常有小容量法(N<M)和大容量法(N>M)两种方法实现。利用MSI计数器芯片外部不同方式的连接或片间组合，可以很方便地构成N进制计数器。下面针对这两种方法举例说明。

1)N<M的情况

采用反馈清零法或反馈置数法来实现所需的任意进制计数器。对于N<M的情况，只要一个芯片即可。

【例6-3】试用74LS90构成七进制计数器。

解：因为N=7、M=10，N<M，所以采用反馈清零法。首先构成十进制计数器，然后强行中止其计数趋势，设初始状态QDQCQBQA=0000，则在前6个计数脉冲的作用下，计数器按4位二进制规律正常计数，而当第7个计数脉冲到来后，计数状态为0111，此时通过与门接到R01、R02端，使R01=R02=1，迫使计数器输出变为0000。这样就可实现七进制计数器。七进制计数器的状态转换图如图6-20所示。电路图如图6-21所示。

图6-20 七进制计数器状态转换图

图6-21 七进制计数器电路图

在图6-21所示的电路中，0111状态会瞬间出现，但不属于计数器的有效状态。由于74LS90是异步清零方式，因此设计N进制计数器则需计到N的BCD码才能返回清零，而不是记到N-1就返回，实际上N只会一闪即逝。

2)N>M的情况

当N>M时，必须用多片M进制计数器组合起来，才能构成N进制计数器。

【例6-4】用两片74LS90构成六十进制计数器。

解：首先选择两个芯片，分别作为十位和个位，先构成十进制计数器。然后级联构成一百进制计数器。最后把六十进制的8421BCD码中为“1”的输出端通过与门接到R01、R02端，从而实现六十进制计数，电路图如图6-22所示。从图6-22中可以看出，六十进制计数器十位的QCQB=11时清零。也可以把十位的QC、QB分别连接十位芯片上的R01、R02端，这样可以实现六十进制计数器计数，并且与图6-22相比，还可以节约一个与门电路，得到如图6-23所示电路图。

图6-22 六十进制计数器电路图(一)

图6-23 六十进制计数器电路图(二)