超越摩尔时代的技术和封装竞争

工艺和材料技术的创新突破，使摩尔定律得以延续。然而，随着芯片设计尺寸的缩小，未来发展已很难重现20世纪的发展路径。业内普遍认为，5纳米或是硅基 CMOS 技术的极限，此后的开发必须打破鳍型晶体管的结构和材料限制，从材料、工艺等方面创新研发延续摩尔定律的“深度摩尔”（More Moore）或已很难。在此过程中，除了运用新材料、以等比例缩小CMOS器件的工艺（尤其是极紫外光刻等工艺）特征尺寸外，还需要设计新结构改善电路性能―例如隧穿场效应晶体管（Tunneling FET，TFET）、量子元胞自动机（Quantum Cellular Automata ，QCA）、单电子晶体管（Single Electron Transistor，SET）、自旋晶体管（Spin FET）、石墨烯晶体管（Graphene FET）、碳纳米管晶体管（Carbon Nanotube FET）、纳米线晶体管（Nanowire FET）等。这意味着器件结构、沟道材料、连接导线、高介质金属栅、架构系统、制造工艺等集成将更趋复杂。有测算表明，5纳米节点的设计成本将会是14/16纳米节点设计成本的3倍左右，这意味着需要挑战新的极限。

接下来电子制造行业将何去何从？更多人将视线从“深度摩尔”（More Moore）转向了“超越摩尔”（More than Moore）。“超越摩尔”是从芯片封装和测试的视角，实现封测领域的先进工艺优化。对于封装和测试厂商来说，随着输入/输出（I/O）口的增多和芯片尺寸的缩小，也将面临载板的精细线路制造技术提升的问题。把集成电路封装融入集成电路制造后，PCB直接代替集成电路载板，需要更为新的封装工艺，这也意味着扇出型晶圆级封装（Fan-Out WLP）的技术含量也将更高。从应用上看，“超越摩尔”实现了根据应用场景来实现芯片功能的多样化，通过优化算法和电路设计，使得多个功能模块在同一芯片上的封装、更多新功能的集成均能实现，而此时晶圆基底封装、三维封装、集成扇出型封装、传感器和电源集成等技术已成为新方向。

“超越摩尔”意味着，系统级芯片的性能提升不再仅仅依靠尺寸减小和集成数量的增加，转而更多地靠电路设计、系统算法优化。同时，射频、模拟以及混合信号模块的集成，意味着诸多模式并不一定需要放在同一硅片上，还可以通过封装技术来实现集成：不同模块可以用封装技术集成在同一封装体系中，模块间利用高速接口实现通信，即实现异质集成（heterogeneous integration）。

在物联网的发展背景下，集成电路与其他行业的应用融合日渐增强，而人们对于计算和存储外的传感等功能要求越来越高。因而，“超越摩尔”也意味着新性能、新功能或将成为芯片的新卖点。从性能上看，器件优化的重心已从性能转向功耗，这是“超越摩尔”发展的时代背景，对应这一背景的封装工艺则被业内称为系统级封装（System in a Package，SiP）工艺。“国际半导体技术发展路线图”将系统级封装定义为：从封装的角度出发，对不同芯片进行并排或叠加的封装方式，将多个具有不同功能的有源电子元件与可选无源器件，如将MEMS或者光学器件等其他器件优先组装到一起，实现一定功能的单个标准封装件，形成一个系统或者子系统。(www.xing528.com)

在系统级的封装工艺中，系统级芯片可以由混合模块组成，模拟射频模块或可采用65纳米节点，而数字模块则由更先进的工艺来实现。智能手机的发展中，射频前端模块、WiFi模块、蓝牙模块等均已实现了异质集成，以智能汽车为代表的新一代终端发展过程中，这些异质集成或将越来越常见。

与系统级芯片不同的是，系统级封装从封装视角出发，是对不同芯片进行并排或叠加的封装方式，将多个具有不同功能的有源电子元件与可选无源器件封装成具有一定功能的单个标准件。如果从这个角度看，系统级封装的开发成本较低、开发周期较短、产品良率更高，但是测试也更复杂，集成后的元件密度和运行速度都相较于系统级芯片低。与传统的封装工艺相比，由于不同类型器件、无源器件、电路芯片、功能模组封装可以通过堆叠等方式实现，系统级封装效率高、功耗低、成本低、体积小、开发快、质量轻、电性能高、稳定性好。

从投资或商业模式的角度看，麦肯锡所指出摩尔定律时代下封装行业“重人力成本、轻资本与技术”特点，在“超越摩尔”时代已不适用。技术驱动或将成为“超越摩尔”时代封装的重要动力，先进封装则将成为物联网等竞争中的重要技术。例如，从传统的BGA/CSP封装、WLP封装到系统级封装，常规的酸蚀流程加工等工艺已经无法满足芯片载板的精细线路加工要求，新技术则同样要求更高水平的能力支撑。